4.3. Контроллер прерываний.

Контроллер прерываний обеспечивает обработку до 8-ми прерываний на макроуровне. Макропрерывание обрабатывается только по окончании команды.

Опишем работу контроллера прерываний. На входах запросов прерываний IRQ₀-IRQ₇ возникает запрос прерывания. Причем входы IRQ₀-IRQ₇ предназначены для запросов прерываний на макроуровне. При возникновении запроса соответствующий триггер устанавливается в единичное состояние. Если данное прерывание не замаскировано, и показания счетчика приоритета совпадают с номером запроса, схема формирования сигнала прерывания формирует сигнал INT. Если прерывание на макроуровне, то устанавливается сигнал INT. Этот сигнал подается на вход мультиплексора флагов МУУ. По окончании команды этот флаг тестируется и если он установлен, то происходит прерывание. Этот же сигнал INT разрешает запись в выходной регистр контроллера, из которого тот может быть прочитан на шину данных.

При выходе из прерывания МУУ формирует сигнал сброса прерывания и подает его на входной дешифратор контроллера. Этот сигнал дешифрируется и сбрасывает соответствующий триггер в нулевое состояние.

4.4. Кэш команд и данных.

Кэш команд (СОЗУ) предназначен для хранения наиболее часто используемых команд. Использование кэша увеличивает эффективность работы процессора.

В разрабатываемой структуре используется многоклассовый кэш.

Объем кэш-памяти составляет 8 Кслов.

Используется алгоритм сквозной записи, т.е. запись осуществляется одновременно в кэш и в ПО.

Алгоритм замещения информации в кэше - приоритетный FIFO. Принцип действия заключается в том, что у каждого блока есть бит активности, который устанавливается в 1, если к данному блоку происходило обращение. Замещению подлежит блок у которого бит активности установлен в 0.

При выявлении многозначного ответа схема управления формирует сигнал ошибки.

4.5. Арифметический сопроцессор.

Арифметический сопроцессор построен на основе микросхемы 1802ВР2, предназначенной для ускорения работы основного процессора при выполнении операций умножения и деления.

Взаимодействие микропроцессора и сопроцессора осуществляется по схеме последовательного выполнения операций, т. е. пока работает сопроцессор, то основной ждет.

Рассмотрим работу сопроцессора на примере выполнения операции деления:

1.  Во внутренний регистр RG3 заносится делитель, по шине данных.

2.  Во внутренние регистры RG1 и RG2 заносится делимое, по шине данных.

3.  Происходит операция деления.

4.  Чтение результата деления на шину данных.

5. Блок основной памяти.

Блок основной памяти состоит из ПЗУ объемом 128 Кслов и ОЗУ объемом 512 Кслов. Выбран вариант базовой адресации основной памяти.

Адресное пространство разбито на банки памяти объемом по 64 Кслова. Базовый адрес, т.е. номер банка памяти расположен в базовом регистре. Под эти цели выделен специальный регистр в регистровом файле микропроцессорной секции. При обращении к памяти вначале в базовый регистр памяти RG BASE заносится база (или номер банка памяти). Далее этот адрес дешифрируется и с помощью сигнала CS выбирается банк памяти. По шине адреса передается смещение в выбранном банке и производится операция чтения/записи в память.

Первые два банка памяти занимает ПЗУ, следующие 8 - ОЗУ.

Управление регистром RG BASE и дешифратором DC BASE осуществляется с помощью сигналов управления по шине управления из ЦП.

Операция (либо чтение, либо запись) выбирается с помощью сигнала управления “^W/R” из ЦП. Этот сигнал подается на все входы ОЗУ и ПЗУ. При попытке записи данных в ПЗУ оно сигналом “^W/R” устанавливает свои выходы в третье состояние и таким образом запись невозможна.

При данной организации ОП существует возможность наращивания объема ОП путем добавления новых банков. В разрабатываемой структуре используется 10 банков памяти, т.е. 4 разряда базового регистра. Используя 16 разрядов базового регистра можно адресовать до 4 Гслов памяти.