ВС для ГОС (ПИ) / Котельников - Вычислительные машины, системы и сети

3.3.8. Арифметические схемы

Полусумматор

Полусумматор (half-adder) предназначен для суммирования одноразрядных двоичных чисел.

Для построения этой простейшей арифметической схемы из логических вентилей приведем все варианты сложения одноразрядных двоичных чисел:

Единица, полученная в последнем примере, называется единицей переноса. Таким образом, в нашей схеме будет два входа – для двоичных одноразрядных чисел A и B и два выхода – разряд суммы S и разряд переноса Cout (С – carry, перенос; out – выход).

Таблица истинности полусумматора:

Нетрудно заметить, что столбец суммы соответствует логической функции XOR, а столбец переноса – функции AND. Тогда схема полусумматора получается следующей (рис. 3.19):

Рис. 3.19. Полусумматор:

а – реализация на вентилях; б – обозначение на схемах

Полный сумматор

83

Для суммирования многоразрядных чисел недостаточно соединить несколько полусумматоров, потому что в них не учитывается перенос из предыдущих разрядов. Чтобы просуммировать три одноразрядных двоичных числа (два слагаемых А и В и входной перенос Cin), используется полный сумматор (full-adder), который строится из двух полусумматоров (рис. 3.20):

Рис. 3.20. Полный сумматор:

а – реализация на вентилях; б – обозначение на схемах

Многоразрядный сумматор

Для построения многоразрядных сумматоров нужно соединить требуемое количество полных сумматоров по каскадной схеме: выход переноса каждого сумматора связать со входом переноса следующего сумматора (рис. 3.21). Обратите внимание, что для сложения младших разрядов A0 и B0 можно использовать полусумматор, однако в схеме на рис. 3.21 изображены полный сумматор и вход переноса для всего 4-разрядного сумматора. Сделано это для того, чтобы иметь возможность построить многоразрядный сумматор из нескольких 4-разрядных.

84

Рис. 3.21. Четырехразрядный сумматор

Рис. 3.22. Обозначение 4-разрядного сумматора на схемах

Замечание. Обратите внимание, что для получения полного ответа (S1–S3, Cout) сигнал переноса должен пройти от самого младшего сумматора (S1) к самому старшему (S3). Если сумматоров много (16, 32 и т. д.), процесс получения результата может затянуться, поскольку в каждом сумматоре на формирование переноса тратится определенное время. Такая схема называ-

ется схемой с последовательным переносом. На практике для ускорения вы-

числений применяется схема с параллельным переносом (см., например

[3, 20]).

85

Сумматор-вычитатель

В схеме, которая может складывать и вычитать двоичные числа, должен быть предусмотрен управляющий сигнал «Сложение/вычитание». Обозначим его кратко «Выч». Если сигнал «Выч» = 0, то схема осуществляет сложение, если «Выч» = 1, то вычитание (рис. 3.23).

Рис. 3.23. Обозначение на схемах 4-разрядного сумматора-вычитателя

Для построения схемы сумматора-вычитателя следует помнить, что вычитание происходит путем сложения уменьшаемого с дополнительным кодом вычитаемого. Таким образом, как при сложении, так и при вычитании первое число (первое слагаемое или уменьшаемое) не изменяется, а второе число при сложении не изменяется, а при вычитании преобразуется в дополнительный код.

Как известно, дополнительный код – это инверсия и прибавление 1. Чтобы инвертировать число или оставить его без изменения, в зависимости от управляющего сигнала «Выч», нам поможет схема управляемого инвертора (см. параграф 3.3.4). Но как прибавлять единицу? Для этого используется простой, но элегантный прием – сигнал «Выч» подается на вход переноса младшего сумматора. Таким образом, при сложении («Выч» = 0) к итоговой сумме ничего не прибавляется, а при вычитании («Выч» = 1) прибавляется требуемая единица (рис. 3.24).

86

3.3.9. Арифметико-логическое устройство

Арифметико-логическое устройство (АЛУ, Arithmetic Logic Unit)

предназначено для выполнения арифметических и логических (НЕ, И, ИЛИ) операций.

Приведем вариант построения одноразрядного АЛУ [1] (рис. 3.25).

87

АЛУ может вычислять следующие функции: A B, A B, B , A + B. Выбор функции зависит от сигналов F0 и F1.

В левом нижнем углу схемы находится дешифратор 2×4, который выдает сигналы управления для четырех операций. Вверху схемы расположен логический блок для вычисления функций AND, OR, NOT. В нижнем правом углу находится полный сумматор для подсчета суммы A + B. Таким образом, получается 4 выходных сигнала. Но только один из них проходит через последний вентиль OR на Выход в зависимости от того, какую из управляющих линий выбрал дешифратор. Так как ровно один из выходных сигналов дешифратора будет равен 1, то и запускаться будет ровно один из четырех вентилей AND. Остальные три вентиля будут выдавать 0 независимо от значений A и В. Здесь вентили AND работают в качестве ключей.

АЛУ может выполнять не только логические и арифметические операции над A и В, но и делать их равными нолю при сигнале EnA = 0 (сигнал разрешения А) или EnB = 0 (сигнал разрешения В). Можно также получить A , установив InvA = 1 (при помощи управляемого инвертора). При нормальных условиях EnA и EnB равны 1, а InvA = 0.

Наличие входов и выходов переноса позволяет из одноразрядных АЛУ строить АЛУ необходимой разрядности.

3.3.10. Тактовый генератор

Работа цифровых схем зависит от временной согласованности действий её элементов. Например, в рассмотренном АЛУ сигналы логических функций A B, A B, B и сигналы дешифратора должны приходить на вход

88

вентилей AND одновременно. В то же время сигналу A нужно до этого вентиля пройти три элемента, а сигналам F0, F1 – максимум два. Каждый вентиль задерживает прохождение сигнала, поэтому на вход вентиля AND сигналы будут приходить не одновременно, что может вызвать ошибки в работе АЛУ. Эта проблема называется проблемой синхронизации. Причем проблема согласованности, одновременной работы актуальна не только для вычислительных машин, но и для компьютерных сетей, операционных систем и других сложных структур.

Для обеспечения синхронизации в цифровых схемах используются тактовые генераторы.

Тактовый генератор – это схема, которая вырабатывает одинаковые по длительности импульсы через равные промежутки времени (рис. 3.26а). Такой промежуток времени называется периодом T.

Формула зависимости частоты от периода: f T1 . Частота f кварцевых тактовых генераторов находится в пределах от нескольких кГц до сотен

Рис. 3.26. Тактовый генератор:

а– обозначение на схемах; б – применение тактового генератора со схемой задержки;

в– временные диаграммы

Используя схемы задержки и логические элементы, можно сформировать последовательность импульсов требуемой продолжительности и сдвига относительно основной последовательности (рис. 3.26б и рис. 3.26в).

Многие схемы реагируют на начало (фронт, или передний фронт) или конец (спад, или задний фронт) тактовых импульсов. На временной диаграмме (рис. 3.26в) показаны фронт и спад тактового импульса. На рис. 3.27 приведены обозначения на схемах сигналов, работающих по фронту и спаду импульсов.

89