Буланкин В.Б / Kalayev_IA_rmvs

, ,, $ – ,

, . ., $#

6=%. ? #

'

# 6!+6 , ,

# . @

ASIC (Application Specific Integrated Circuits – % 6 + 6).

) 6!+6 $ '

, # ,

. B - 6!+6 ' ,

' $ , #

. `', $ ,

, &

#, . % & . % &

6!+6

.

4.2.2. * #

6 ' , $# #

6!+6, ,

(!;)). = !;) $ '

– , &

# # , ( ). 0 !;),

, &, $# # &$ - , $

. 7 # # !;)

# $ &,

, # ' # , #,

208

. % & # # , ,

,,

' 6=%. K !;) # # # ,

# #

, #, !;), # 6=%

, , , !;) #

' . 1 $

, & $ !;)

# , #

' 6!+6.

!;) ' 6!+6. %, # # !;),

,, 6!+6, &

# ' # , # $ .

,, ' #' # # $

, $# & 6=%. 0 $ #

!;) & , #

, 6!+6. ? $

!;) & ;06. 1 , # , $

, ;06, '

!;)

.

4.2.3. - -

% , ,

# ,

$ ' $ '

. 6 , # 6!+6,

, , ,

209

' . 0 $ # # 6!+6 # ,

, ' &

, # ' #

, . 6 ,

6!+6 #' ' & '

,

& # & &, , # #

$ , $# . . 1 &

6!+6, , , $',

# 6!+6 $ # , #. ) , 6!+6 – - -

(SoC – System-on-Chip).

0- - $ ' # $ $ ,

, ,

#, ,

. % SoC,

, ' ' # # FPGA (Field Programmable Gate Array) !;),

$ ' .

0# SoC $

# IP-#, ,

– IP- #. ;

IP-# # #

6!+6 – SoC , $

# .

) - -

,

– FPGA. 0 IP- # ' # ' # , # #' # $ & , –

210

VHDL #

.

0# - - # #' # 6!+6

# , ,

IP-# $ &. ? # # #

, $' & # - -

&

.

4.2.4.%

1

(%`+6) # #' #: $ $

, 6=%, #'

, $ #

# ,

# # - VHDL, AHDL, Verilog .

+ # # %`+6 1970-

, # %`+6 "+" "+`+" – FPLA (Field Programmable Logic Array) FPLS (Field Programmable Logic Sequensers). B

"+`+".

+ # , # , 1980-

%`+6 $ ' # '

PAL (Programmable Array Logic) GAL (Gate Array Logic) – %`+6 Intel, Altera, AMD, Lattice . ,

' , ' ' ' "+"

' "+`+". 7 , '

"+`+" # # #

. % $

211

' ' "+-BK" "+`+-BK",

#

$ .

01980- &

# - %`+6. 0 ' 1983

Altera Corporation, 1984 - # Xilinx Inc., 1985 –

Actel Corporation. ? # # ' 80%

%`+6 # #' # #. K

%`+6 # # $ ,

Intel, AMD ., , # 1980- ,

%`+6 # # # #' # ,

' # %`+6.

6 # .

%`+6 CPLD (Complex Programmable Logic Devices) ' '

$ , *

. )$ #

' "+" ' "+`+". ) &

# # %`+6 MAX7000 Altera, XC9500

Xilinx, $ , (Atmel, Vantis, Lucent .).

B # # ' #

, # %`+6, ' Field Programmable Gate Array (FPGA). ) FPGA # # %`+6 XC2000, XC3000, XC4000, Spartan

Xilinx, ACT1, ACT2 Actel, $ FLEX8000

Altera, %`+6 Atmel Vantis.

0%`+6 FPGA $

(Configurable Logic Blocks (CLBs) * # # '

. ` %`+6 #

&, $ 4-

# # (Look-up table, LUT),

212

, D- , $ #. v # FPGA-

# #' # & - , #'

/ , # . . 1 '

%`+6 FPGA # # # $ #

' JTAG (B-scan), $ (Osc)

# .

7 , FPGA # ' %`+6,

' #, #'

%`+6 # , ' . ! # , , ,

$ , ' /# ,

%`+6 #' #, '

.

0 , # SoC, %`+6 $ # #

# " - - ". IP-# & ' #

# . 1 # SoC- %`+6 # #

IP-# ' #

& .

+ # # SoC %`+6

1998 – 1999 & '

& . % %`+6,

# SoC, # # # ApEX20K Altera. 6 Virtex Xilinx,

# ,

, 1M8,

. %`+6 '

$ – 200 ;z ( HSTL IV). ) Virtex {

213

, ' '

( 40% & XC4000XL). 8 & %`+6 ,

1998–1999- , #

' 6=% %`+6

#, . K 1990-

# # # # '

-

&, ,

,

, # # ,

' # # # (Hardware Description Languages) #

%`+6. % 6=%

$' # # #

VHDL, Verilog, HDL, # # ,

#-# %`+6 # #

6=% '

%`+6. % $ $ AHDL (Altera Hardware Description Languages), $ 6=% MAX PLUS II Quartus Altera. HDL-# # #' # #

, $

$ # $# HDL

, #

& . ) , #

#, & $

# #

.

~ Xilinx IP-# # &,

' # , , ,

. + LogiCORE

214

Xilinx #

# IP-# # , ,

# , ' . 0 &

IP-# CORE Generator #

IP-#

. 7

# IP-#,

# FPGA Xilinx.

6 Virtex-IV Xilinx , '

(Advanced Silicon Modular Block, ASMBL). 6 $ : LX, FX SX,

#' #

# %`+6. 0 %`+6 #,

# # # . ? # ' '

PowerPC APU, Ethernet (Tri-Mode Ethernet MAC), # 622 ;/ 11,1 z/ , #$# ,

DSP, #

, . ! Virtex-4

#' , , ' #

Virtex: Virtex, Virtex-E, Virtex-II, Virtex-II Pro VirtexII Pro X, « » '

. 8 Virtex-IV 90-

300- .

%`+6 Virtex-IV # # ' ,

& # #' #:

/ IOB;

CLB;

# Block SelectRAM;

DSP;

215

# DCM;

.

) CLB ' '

# #

# Slice, SLICEM SLICEL. )$#

' , , SLICEM #

.

0 $ CLB # -

, ' &, D- , , MuxF5 MuxFX,

#, $ # . ~ ' #

# look-up tables (LUT), '

, & $ #

$ LUT . )$ SLICEM $

& # RAM 16 1-

16SRL # D-

, $ LUT $ # $

1 16 . 7 # # , $ $

LUT ' ShiftIn, ShiftOut. 0 CLB$ 64 $ . % $

# . 0

& %M8 ROM.

; & ' #

CLB, $ $ CLB, ##

$ , . ~ # Slice. ` # # & XOR,

216

#' Slice. 7 & AND , &

$#.

0 2006 Xilinx %`+6 Virtex-V. 7 '

65 #$ # # 1 0. 0 #

# ' $ %`+6 Virtex-V '

8000 . «&» #.

= %`+6 #. `-

#' 6-'

, # $ # 32-#

# 64 1. )$

& $ # # 6-

# #, 5-

# . ?

$ ,

# #, ' ' , ,

, , $ # ,

.

+ # #, *

# 36 ), $ $

18 ). 0 DSP

$ 25-# 18-#,

48-# $ #

. `' # ,

:

# Virtex-V # $

#. % # # # #

– Clock Manager Tile (CMT), ' # $

217