Добавил:
ivanov666
Опубликованный материал нарушает ваши авторские права? Сообщите нам.
Вуз:
Предмет:
Файл:Цифровые системы передачи. Учебное пособие
.pdf
81
на схеме сигналов ПЦИ. Кроме того, сигналы 1.5, 2 и 6 Мбит/с могут быть
Размещение
Рисунок 2.10 – Схема преобразования СЦИ по МСЭ-Т и
МСЭ-Р
1.5
2 6 45
140
34
x3
x3
x7
x1
x1
x1
xN
C-4
C-2
C-3
C-12
C-11
VC-11
VC-12
VC-2
VC-3
TU-3
TU-2
TU-12
TU-11
VC-3
VC-4
TUG-3
TUG-2
AU-4
AU-3
AUG
Обработка указателей
Мультиплексирование
Корректирование
1.5
2 6 45
140
34
x4
x3
x3
x7
x1
x1
xN
C-4
C-2
C-3
C-12
C-11
VC-11
VC-12
VC-2
VC-3
TU-3
TU-2
TU-12
TU-11
VC-3
VC-4
TUG-3
TUG-2
AU-4
AU-3
AUG
STM-N
STM-RR
RRRP
х3
размещены в контейнерах синхронно, а сигналы 1,5 и 2 Мбит/с с октетной
структурой – и байтсинхронно (последнее обеспечивает прямой доступ к
каналам 64 кбит/с). Асинхронная нагрузка может размещаться только при
использовании плавающего режима мультиплексирования субблоков в
контейнеры верхнего ранга с помощью TU-указателей. Для синхронной
загрузки предусмотрен и фиксированный режим. В этом случае TU-указатели
исключаются, места субблоков фиксированы и определяются AU-указателями.
Для сигналов, которые не вмещаются в один контейнер, имеется
возможность использования сцепок (concatenations) контейнеров. В Рек. G.709
стандартизованы сцепки VC-4nC из n контейнеров VC-4, удобные для
транспортирования высокоскоростных сигналов.
Рассматриваются сцепки VC-2mC (TU-2mC), состоящие из m (m=2,3, …,
7) контейнеров VC-2, которые создают серию транспортных объемов m6,784
Мбит/с между VC-2 и VC-3. Возможны три варианта таких сцепок: сцепки
соседних ТU-2 в нагрузке VC-3, последовательные сцепки TU-2 и TU-3 в
нагрузке VC-4 и виртуальные сцепки TU-2 в нагрузке VC-4. Стандартизация
этих сцепок предполагается в дальнейшем.
Рекомендацией I.311 определено, что синхронная цифровая иерархия
является основой физического уровня широкополосных цифровых сетей с
82
интеграцией обслуживания (ШЦСИО) на технологии АТМ как на сетевом
уровне, так и в сети доступа в интерфейсе «пользователь-сеть». Ячейки АТМ
размещаются в контейнерах и их сцепках так, чтобы октеты ячеек совпадали с
байтами контейнеров. Поскольку число байтов ячейки не всегда кратно числу
байтов контейнера, ячейки могут выходить за пределы контейнеров.
Предварительно поток ячеек скремблируется. Стандартизовано размещение
ячеек в контейнерах VC-4 и их сцепках. Рассматривается специальное
использование для этой цели контейнеров VC-2 и их сцепок.
Загрузка VC-4 в STM-1 в общем случае требует корректирования фаз и
скоростей передачи, т. к. STM-1 жестко синхронизируется с циклом секции
данной линии, а VC-4 может поступать с другого участка сети и иметь другую
тактовую частоту и дополнительные колебания фазы. Необходимость
корректирования показана пунктиром. Она выполняется определенным в Рек
G.709 механизмом указателя. Благодаря этому механизму VC-4 получает
возможность "плавать" внутри STM-1, причем начало его цикла определяется
по значению указателя. Добавлением этого указателя к VC-4 образуется
административный блок AU-4 (в данном случае совпадает с группой
административных блоков AUG). Аналогичные операции с указателями
предусмотрены на уровнях TU-3, а также TU-1/2.
STM-N образуется побайтным объединением N административных
блоков с добавлением секционного заголовка, содержащего 9N столбцов: STMN = NAUG + SOH. Это операция мультиплексирования. Каждая AUG
занимает фиксированное положение в цикле STM-N. Число объединенных
AUG отмечается в RSOH. Мультиплексирование показано жирными линиями,
возле которых указано количество объединяемых блоков и субблоков.
Поскольку рассматриваемая схема допускает неоднозначность
построения STM-N, в Рек.G.708 установлены следующие правила сетевых
соединений:
- при соединениях AUG, одна из которых составлена на основе AU-4, а
другая – на основе AU-3, предпочтение отдается первой группе. AUG,
основанная на AU-3, должна демультиплексироваться до уровня VC-3 или
TUG-2 (в зависимости от вида нагрузки) и вновь собираться в AUG по пути
TUG-3/VC-4/AU-4;
- при соединениях VC-11, для транспортирования которых можно
использовать как TU-11, так и TU-12, предпочтение отдается TU-11.
Из рисунка 2.10 видно, что помимо формирования трактов нижнего ранга
(С-11 – VС-11 – TU-11; С-12 – VС-12 – TU-12; С-2 – VС-2 – TU-2), верхнего
ранга (С-3 – VС-3 – TU-3; С-4 – VС-4 – АU-4) в оконечном мультиплексоре
используются группы трибутарных блоков TUG-2 и TUG-3. Эти блоки
представляют собой синхронные мультиплексоры с коэффициентом
мультиплексирования, указанным возле стрелок и используются при загрузке
синхронных транспортных модулей цифровыми потоками 1,5; 2; 6; 34 и 45
Мбит/с.
В блоках STM-N и STM-RR производится формирование заголовков
регенерационной RSOH и мультиплексной MSOH секций.
83
Из схемы оконечного мультиплексора (рисунок 2.10) можно определить
C-12
C-12
VC-12
TUG-2
TUG-3
C-4
VC-4
VC-4
P
O
H
P
O
H
S
O
H
P
T
R
P
T
R
VC-12
TU-12
VC-4
AU-4
STM-1
2M
3
7
3
Рисунок 2.11 – Загрузка цифровых потоков 2,048 Мбит/с в STM-1
полезную нагрузку при загрузке, например, STM-1 различными потоками
плезиохронных цифровых иерархий. Так, при загрузке STM-1 цифровыми
потоками 2 Мбит/с в нем можно разместить 373 = 63 таких потока, при этом
может быть передано 3063 = 1890 основных цифровых каналов по 64 кбит/с.
При загрузке цифровыми потоками 34 Мбит/с в STM-1 можно разместить
3·таких потока, при этом может быть передано 4803 = 1440 основных
цифровых каналов по 64 кбит/с. При загрузке цифровыми потоками 140
Мбит/с в STM-1 можно разместить 1·такой поток, при этом может быть
передано 1920 основных цифровых каналов по 64 кбит/с.
При загрузке цифровыми потоками 2 Мбит/с в STM-RR можно
разместить 37 = 21 таких потока, при этом может быть передано 3021 = 630
основных цифровых каналов по 64 кбит/с. При загрузке цифровыми потоками
34 Мбит/с в STM-RR можно разместить 1 такой поток, при этом может быть
передано 480 основных цифровых каналов по 64 кбит/с.
Далее более подробно рассмотрим загрузку синхронных транспортных
модулей различными потоками плезиохронных цифровых иерархий.
2.3.3 Загрузка STM-1 потоками 2,048 Мбит/с
Подробная схема загрузка STM-1 потоками 2 Мбит/с (Е1) представлена
на рисунке 2.11.
Контейнер C-12. Итак, на вход оконечного мультиплексора поступают 63
цифровых потока по 2,048 Мбит/с (рисунок 2.11). Каждый из этих потоков
содержит в цикле Т
= 125 мкс 32 байта (265 бит). Относительная
ц
нестабильность тактовой частоты этих потоков составляет f/fT 50·10-6.
Относительная нестабильность тактовой частоты контейнера С-12,
являющегося структурой СЦИ, составляет f/fT 10
-11
, поэтому при загрузке
контейнера необходимо произвести согласование скоростей. Для проведения
согласования скоростей (см. главу 1) необходимо иметь дополнительные
служебные каналы, поэтому в контейнере С-12 должно быть более 32 байт. На
рисунке 2.12 представлена сверхцикловая структура контейнера С-12.
Сверхцикл состоит из четырех циклов Т
= 4 ТЦ = 500 мкс, в каждом из
СЦ
которых по 34 байта. Первый и тридцать четвертый байт образуют служебное
поле, а остальные 32 байта – информационное поле, в котором размещается
загружаемый цифровой поток. 2,048 Мбит/с.
84
1 байт (служебное поле)
32 байта (информационное поле)
34 байт (служебное поле)
1 цикл
2,048
мбит/с
1 байт (служебное поле)
32 байта (информационное поле)
34 байт (служебное поле)
2 цикл
2,048
мбит/с
1 байт (служебное поле)
32 байта (информационное поле)
34 байт (служебное поле)
3 цикл
2,048
мбит/с
1 байт (служебное поле)
32 байта (информационное поле)
34 байт (служебное поле)
4 цикл
2,048
мбит/с
Рисунок 2.12 – Сверхцикловая структура контейнера С-12
На рисунке 2.13 представлено заполнение 1-го и 34-го служебных байт, с
помощью которых осуществляется согласование скоростей, в каждом из
четырех циклов сверхцикла.
85
R R R R R R R R 1 байт
R R R R R R R R 34 байт
1 цикл
C1
C2 O O O O R R
1 байт
R R R R R R R R 34 байт
2 цикл
C1
C2 O O O O R R
1 байт
R R R R R R R R 34 байт
3 цикл
C1
C2 R R R R R S1
1 байт
S2 I I I I I I I 2 байт
4 цикл
R R R R R R R R 34 байт
C1, C2 – биты управления согласованием скоростей
I – информационные биты;
O – биты заголовка;
R – биты фиксированного стаффинга FS;
S1, S2 – биты для проведения согласования скоростей
Рисунок 2.13 – Содержимое служебных байт контейнера С-12
Процедура проведения согласования скоростей приведена на рисунке
2.14. Биты С1 и С2, которые получили название JCB (Justification Control Bit),
являются битами управления согласованием скоростей, с помощью которых на
приемную сторону (на дальний конец) сообщается о проведении согласования
скоростей в данном цикле.
Биты S1 и S2, которые получили название JOB (Justification Opportunity
Bit), являются битами согласования скоростей, с помощью которых
осуществляется само согласование скоростей.
Необходимость проведения согласования скоростей определяется в
устройстве согласования скоростей УСС (рисунок 2.14) путем сравнения
тактовых частот импульсов записи и считывания. При достижении
расхождения тактовых частот на тактовый интервал УСС проводит
согласование скоростей и формирует команду согласования скоростей.
86
2М
F
T2М
ИЗ
ИС
ЗУ
УСС
С-12
ИС
информационного
поля
ИС
служебного поля
F
T ИС С-12
Рисунок 2.14 – Структурная схема загрузки потока 2,048
мбит/с в контейнер С-12
Если F
T ИС инф. поля
- F
> 0, то с учетом относительной нестабильности
T ИЗ
этих тактовых частот расхождение в один тактовый интервал произойдет через
79 циклов. При этом требуется положительное согласование скоростей, т.е.
появляется лишний импульс считывания и УСС осуществляет запрет
очередного импульса считывания S2 и формирует команду согласования
скоростей – три бита С1 во втором, третьем и четвертом циклах сверхцикла
заполняются значениями С1С1С1 = 111 и через сумматор рис. 2.14 поступают
в цифровой поток контейнера С-12.
Трехкратное повторение команды согласования скоростей позволяет на
приемной стороне исправить в ней одиночные ошибки и избежать размножения ошибок в этой ситуации. По сути такое повторение является избыточным
кодированием, при котором кодовое расстояние между комбинациями 000 и
111 d = 3, а кратность исправляемой ошибки t = (d – 1)/2 = 1.
Если F
T ИС инф. поля
- F
< 0, то с учетом относительной нестабильности
T ИЗ
этих тактовых частот расхождение в один тактовый интервал так же
произойдет через 79 циклов. При этом требуется отрицательное согласование
скоростей, т.е. появляется лишний информационный импульс входного потока
2,048 Мбит/с, который не успевает быть считанным импульсами считывания
информационного поля контейнера С-12. В этом случае УСС осуществляет
передачу очередного информационного импульса входного потока 2,048
Мбит/с в служебном поле на месте бита S1 и формирует команду согласования
скоростей – три бита С2 во втором, третьем и четвертом циклах сверхцикла
заполняются значениями С2С2С2 = 111.
Рассмотренный вид битового согласования скоростей (битового
стаффинга) называется плавающим согласованием скоростей. Плавающее
87
согласование скоростей предусматривает не только компенсацию разницы в
12
34 8 8000 34 64000 2176 /
C
B кбит с
скоростях загружаемых цифровых потоков, но и ее вариацию. В этом случае
полезная нагрузка в контейнере может гибко увеличиваться и уменьшаться,
давая возможность загрузки в контейнер потока с вариацией скорости. Для
обеспечения плавающего выравнивания в нескольких частях контейнера
предусматриваются поля переменного стаффинга. Периодически
повторяемые индикаторы стаффинга определяют, является ли бит в поле
переменного стаффинга информационным или битом выравнивания и
подлежит уничтожению в процессе выгрузки.
Другим видом согласования скоростей является фиксированное
согласование скоростей FS (Fixed Stuffing – фиксированный стаффинг),
который предусматривает добавление в состав контейнера дополнительных
битов для того, чтобы его размер соответствовал стандартному. В отличие
от процесса плавающего выравнивания, где стаффинговые биты идентифицируются индикаторами, в процессе фиксированного выравнивания
индикаторы не используются. Место расположения стаффингового поля
определено структурой контейнера, в С-12 это биты R (рисунок 2.13),
расположенные в его служебном поле. После загрузки 63 цифровых потоков
2,048 Мбит/с в контейнеры С-12 и проведения плавающего и фиксированного
выравнивания скоростей получаются синхронные цифровые потоки. Скорость
цифрового потока контейнера C-12 равна
(2.3)
Виртуальный контейнер VC-12. После добавления к контейнеру С-12
заголовка тракта нижнего ранга LO-POH (Low Order – Path Over Head)
получается виртуальный контейнер нижнего ранга VC-12 (рисунки 2.11, 2.15 и
2.16).
На выходе запоминающего устройства ЗУ в начале каждого цикла
появляется пустой байт, который затем в сумматоре POH заполняется
информацией трактового заголовка (рисунок 2.16) в сверхцикловой структуре
(рисунок 2.15).
Итак, трактовый заголовок нижнего ранга LO-POH формируется за
сверхцикл, состоящий из 4 циклов, и имеет в своем составе байты V5, J2, N2 и
K4, рис. 2.15. Трактовый заголовок маршрута РОН выполняет функции
контроля параметров качества передачи контейнера. Он сопровождает
контейнер по маршруту следования от точки формирования до точки
расформирования. Структура и размер заголовка РОН определяются типом
соответствующего контейнера.
88
1 цикл
C-12
2 цикл
C-12
3 цикл
C-12
4 цикл
C-12
Рисунок 2.15 – Сверхцикловая структура виртуального контейнера
С-12
F
T С-12
ИЗ
ИС
ЗУ
POH
VС-12
F
T ИС VС-12
служебного и
информационного
полей
Рисунок 2.16 – Структурная схема формирования
виртуального контейнера VС-12
VС-12
V5, J2, N2, K4
89
Рассмотрим функции байт заголовка тракта нижнего ранга. Структура
1 2 3 4 5 6 7
8
BIP-2
REI
RFI
L1
L2
L3
RDI
SL
Рисунок 2.17 – Структура байта V-5 заголовка тракта нижнего ранга
байта V5 представлена на рисунке 2.17.
Первые два бита байта V-5 используются для контроля ошибок в тракте
нижнего ранга по коду BIP-2 (Bit Interleaved Parity – паритет чередующихся
бит). Рассмотрим реализацию данного способа контроля ошибок. На
передающей стороне (на ближнем конце) осуществляется генерация кода BIP-2.
Для этого берутся все 136 байт сверхцикла VС-12. В текущем n-ом сверхцикле
суммируются по модулю два сначала все нечетные биты этих 136 байт и
получается первая битовая сумма, а затем и все четные биты и получается
вторая битовая сумма (рисунок 2.18 а). Битовая сумма будет равна 1, если
количество единиц в ней нечетное и равна 0, если количество единиц в ней
четное. Таким образом, вычисление битовых сумм по коду BIP-2 соответствует
проверке этих двух блоков бит на четность. Поэтому это код получил название
кода контроля четности VC-12. Полученные таким образом в текущем
сверхцикле две битовые суммы записываются в биты 1 и 2 байта V5
следующего сверхцикла (рисунок 2.18 б).
На приемной стороне (на дальнем конце) осуществляется детектирование
кода BIP-2. Для этого, так же как и на передающем конце в текущем
сверхцикле рассчитываются две битовые суммы, которые затем сравниваются с
содержимым битов 1 и 2 байта V5 следующего сверхцикла. Сравнение
производится суммированием по модулю 2 попарно 1-го бита байта V5 и
первой битовой суммы и 2-го бита байта V5 и второй битовой суммы. Если
содержимое битов 1 и 2 байта V5 следующего сверхцикла совпадает с двумя
битовыми суммами, полученными на приемной стороне, то фиксируется
отсутствие ошибочных блоков бит. Если же такого совпадения нет, то
фиксируется наличие одного или двух блоков ошибочных бит.
В третьем бите байта V5 передается с дальнего конца на ближний конец
сообщение об обнаруженных на дальнем конце ошибочных блоков бит по коду
BIP-2. Это сообщение получило название REI (Remote Error Indication –
индикация ошибки на дальнем конце), оно также называется FEBE (Far End
Block Error – ошибка блока дальнего конца). В этом бите передается 1, если по
90
коду BIP-2 обнаружены один или два ошибочных блоков бит, и передается 0,
1 3 5
7
2 4 6 8 1 байт
2 4 6 8 2 байт
1 3 5
7
2
4
6
8
3 байт
1 3 5
7
2 4 6
8
136 байт
1
0
Битовые суммы
а)
n-сверхцикл
n+1-сверхцикл
1 2 Байт V5
1
0
б)
Рисунок 2.18 – Генерация кода BIP-2
если по коду BIP-2 не обнаружены ошибочные блоки бит.
Четвертый бит байта V5 используется для передачи с дальнего конца на
ближний конец сообщения об обнаруженной неисправности приемника на
дальнем конце. Это сообщение получило название RFI (Remote Fault Indication
– индикация неисправности на дальнем конце) (рисунок 2.18-1).
Соседние файлы в предмете [НЕСОРТИРОВАННОЕ]