Добавил:
ivanov666
Опубликованный материал нарушает ваши авторские права? Сообщите нам.
Вуз:
Предмет:
Файл:Схемотехника высокопроизводительных систем. Лабораторный практикум
.pdf
Лабораторная работа № 5.
АРИФМЕТИКО-ЛОГИЧЕСКОЕ УСТРОЙСТВО
Цель работы – получение навыков исследования ИМС арифмети-
ко-логического устройства.
5.1. Краткие теоретические сведения
Арифметико-логическое устройство (АЛУ) – операционный элемент, выполняющий различные логические и арифметические операции над многоразрядными двоичными кодами.
5.2. Порядок выполнения
1. Запустите программу моделирования электронных схем
Multisim. В главном меню выбрать пункт «Simulate/Digital Simulation
Settings…» и установить режим Real.
2. Соберите схему для исследования работы АЛУ по рис. 5.1.
Для исследования следует выбрать микросхему 74LS181N. Данное АЛУ выполняет поразрядные логические операции (при М = 1)
над четырехразрядными словами А и В, а также арифметические операции (при М = 0). Код выполняемой операции задается значениями
S3, S2, S1, S0. Вход Cn – это вход переноса в младший разряд. Он
учитывается в арифметических операциях, а на выполнение логических операций не влияет.
Обратите внимание на то, что входы АЛУ для операндов А и В –
инверсные. Поэтому на переключателях A0 – A3 и B0 – B3 нужно
устанавливать инверсный код операндов, т.е. значению логической
единицы в разрядах кода должно соответствовать нижнее положение
(логический ноль) соответствующего переключателя, и наоборот.
Выходы F3, F2, F1, F0 АЛУ также инверсные, для удобства они подключены к индикаторам через инверторы.
Табл. 5.1 – это таблица истинности данного АЛУ. Ее можно открыть по клавише F1. В таблице все выражения записаны для значений операндов А, В и результата F в прямом коде.
41
VCC
5V
GND
S0
S1
S2
S3
P0
M
VCC
5V
GND
A0
A1
A2
A3
B0
B1
Bus1
S0
S1
B2
B3
F0
F1
F2
F3
P4
U1
74LS181N
~A0
2
~B0
1
M
8
CN
7
S0
6
~A1
23
~B1
22
~A2
21
~B2
20
~A3
19
~B3
18
S1
5
S3
3
S2
4
~G
17
~P
15
CN4
16
AEQB
14
~F1
10
~F3
13
~F2
11
~F0
9
S2
S3
P0
M
A0
A1
A2
A3
B0
B1
B2
B3
A0
A1
A2
A3
B0
B1
B2
B3
S0
S1
S2
S3
P0
M
U2A
74LS04D
Рис. 5.1. Схема для исследования арифметико-логического устройства
В столбце LOGIC FUNCTIONS символом «+» обозначена поразрядная логическая операция ИЛИ, символом «“+”» обозначена поразрядная логическая операция ИСКЛЮЧАЮЩЕЕ ИЛИ. В столбцах
ARITHMETIC OPERATIONS словами «PLUS» и «MINUS» обозначены
соответствующие арифметические операции. Символ «H» обозначает
логическую единицу, а символ «L» – логический ноль.
верьте правильность реализации любых 4-х для двух произвольных
комбинаций операндов A и B в каждой из них. Составьте таблицу результатов проверки, в которой укажите значения операндов, теорети-
3. Задайте М = 1. Из имеющихся 16-ти логических операций про-
ческие значения выходных величин для заданной логической функции и их экспериментальные значения. Сделайте вывод.
42
Таблица 5.1
Selection
S3 S2 S1 S0
M = H,
Logic
Functions
M = L, Arithmetic Operations
Cn = L (no carry)
Cn = H (with carry)
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
F = ^A
F = ^(AB)
F = ^A + B
F = 1
F = ^(A+B)
F = ^B
F = ^(A”+”B)
F = A+^B
F = ^AB
F = A”+”B
F = B
F = A + B
F = 0
F = A^B
F = AB
F = A
F = A MINUS 1
F = AB MINUS 1
F = A^B MINUS 1
F = MINUS 1 ( 2’s comp)
F = A PLUS (A+^B)
F = AB PLUS (A+^B)
F = A MINUS B MINUS 1
F = A + ^B
F = A PLUS (A+B)
F = A PLUS B
F = A^B PLUS (A+B)
F = (A+B)
F = A PLUS A
F = AB PLUS A
F = A^B PLUS A
F = A
F = A
F = AB
F = A^B
F = Zero
F = A PLUS (A+^B) PLUS 1
F = AB PLUS (A+^B) PLUS 1
F = A MINUS B
F = (A+^B) PLUS 1
F = A PLUS (A+B) PLUS 1
F = A PLUS B PLUS 1
F = AB PLUS (A+B) PLUS 1
F = (A+B) PLUS 1
F = A PLUS A PLUS 1
F = AB PLUS A PLUS 1
F = A^B PLUS A PLUS 1
F = A PLUS 1
4. Задайте М = 0 при отсутствии переноса (Cn = 0). Затем повторите действия п. 3 для проверки реализации арифметических операций, сведя результаты в таблицу. Сделайте вывод.
5. Задайте М = 0 при наличии переноса (Cn = 1). Затем повторите
действия п. 3 для проверки реализации арифметических операций,
сведя результаты в таблицу. Сделайте вывод.
Содержание отчета:
1. Титульный лист.
2. Цель работы.
3. Схема исследования функционирования АЛУ.
4. Результаты тестирования АЛУ по выполнению логических опе-
Отчет о работе
раций.
43
5. Результаты тестирования АЛУ по выполнению арифметических
операций при отсутствии переноса.
6. Результаты тестирования АЛУ по выполнению арифметических
операций при наличии переноса.
Контрольные вопросы
1. Опишите алгоритм проверки работы АЛУ по рис. 5.1.
2. Каково назначение входов S3 S2 S1 S0 АЛУ?
3. АЛУ 74LS181N – это комбинационное или последовательностное устройство?
4. Можно ли из двух микросхем 74LS181N построить 8-разрядное АЛУ?
5. Каково влияние входа переноса на выполнение в АЛУ логических операций?
44
Лабораторная работа № 6.
ПОСЛЕДОВАТЕЛЬНАЯ СИНХРОННАЯ
ПЕРЕДАЧА ДАННЫХ
Цель работы – получение навыков в разработке схем последова-
тельной синхронной передачи многоразрядных двоичных кодов.
6.1. Краткие теоретические сведения
Для обмена многоразрядными двоичными данными между различными устройствами компьютера довольно часто вместо параллельной шины используют последовательную передачу разрядов
двоичных кодов по одной линии связи. Такое решение целесообразно
там, где не требуется высокая скорость обмена, поскольку оно требует меньших затрат.
На передающей стороне преобразование параллельного двоичного кода в последовательный выполняется путем загрузки его в сдвиговый регистр. Последующий сдвиг содержимого регистра позволяет
последовательно передавать на линию связи разряды двоичного кода.
На приемной стороне последовательный код с линии связи загружается через сдвиговый вход в другой регистр, работающий в режиме сдвига. Таким образом в этом регистре вновь восстанавливается
параллельный двоичный код.
Для передачи последовательного кода кроме линии данных используется еще одна линия – линия синхронизации. По ней импульсы
синхронизации подаются на вход синхронизации сдвига обоих регистров. Для последовательной передачи и приема байта требуется серия из восьми синхроимпульсов.
На рис. 6.1 приведена схема простейшего передатчика с ручным
управлением. Она собрана на восьмиразрядном сдвиговом регистре
с параллельной загрузкой 74LS165 из библиотеки TTL, контейнер 74LS.
Микросхема имеет два режима работы: параллельная загрузка
и сдвиг. Параллельная загрузка информации осуществляется при
наличии на входе выбора SH/~LD (Shift/~Load) низкого уровня
напряжения, причем загрузка происходит асинхронно.
45
Рис. 6.1. Схема передатчика с ручным управлением
VCC
5V
GND
SER
SH/~LD
INH
S
VCC
5V
GND
A
B
C
D
E
F
Bus1
G
H
QH
~QH
U1
74LS165D
A
11
B
12
C
13
D
14
E
3
F
4
G
5
H
6
QH
9
~QH
7
SER
10
SH/~LD
1
INH
15
CLK
2
A
B
C
D
E
F
G
H
A
B
C
D
E
F
G
H
SH/~LD
SH/~LD
SER
SER
INH
INH
IO_DATA
Линия передачи бит
S
S
CLK
GND
S
IO_CLK
Линия синхронизации
передаваемых бит
После установки высокого уровня напряжения на входе SH/~LD
выбора режима по положительному фронту тактового импульса
на входе синхросигнала CLK происходит сдвиг. При высоком уровне
напряжения на одном из входов CLK или INH состояние регистра
не изменяется.
Значение передаваемого байта ABCDEFGH задается с помощью
переключателей с такими же обозначениями. Состояние разрядов регистра отображается индикаторными лампочками. С помощью переключателя SH/~LD можно задать режим параллельной записи в регистр передатчика и записать него байт, затем задать режим сдвига
и передать этот байт (последовательно по битам) по линии связи
в приемник (рис. 6.2).
Приемник собран на восьмиразрядном сдвиговом регистре с последовательной загрузкой и параллельной выгрузкой 74LS164 из биб-
46
лиотеки TTL, контейнер 74LS. Приемник соединен с передатчиком
VCC
5V
GND
B
~CLR
U1
74LS164D
QA
3
QB
4
QC
5
QD
6
A
1
B
2
~CLR
9
CLK
8
QE
10
QF
11
QG
12
QH
13
E
Bus1
E
F
F
G
G
H
H
D
D
C
C
B
B
A
A
A
B
C
D
E
F
G
H
IO_CLK
IO_DATA
Линия передачи бит
Линия синхронизации
принимаемых бит
2-мя линиями: по одной передаются биты, по другой – импульсы
синхронизации (СИ).
Наличие двух входов загрузки A и B позволяет использовать один
из них в качестве управляющего загрузкой данных: низкий уровень
на одном из них запрещает прохождение сигнала со второго.
Низкий уровень на входе ~CLR устанавливает все выходы микросхемы в 0.
Для работы в автоматическом режиме передатчик должен содержать сдвиговый регистр с параллельной загрузкой (RG) и счетчик переданных бит (СТ). Алгоритм работы такого передатчика приведен
на рис. 6.3. В нем присутствуют условия “Пуск” и “Стоп”. По сигналу
“Пуск” (кнопка) начинается работа передатчика. Вначале на входы
параллельной загрузки регистра подается предаваемый байт и регистр переводится в режим параллельной записи (Запись в RG). Для
передачи данных регистр переводится в режим сдвига, вырабатывается СИ бит (который передается в приемник и используется также
для подсчета количества переданных бит) и СИ RG (синхроимпульс
сдвига). Следует обратить внимание на последовательность формирования фронтов СИ бит и СИ RG: сначала необходимо передать СИ
Рис. 6.2. Схема приемника с ручным управлением
47
бит в приемник, а затем сдвинуть содержимое регистра передатчика.
1 1 0
0
0
1
Запись в RG
y1=1
Начало
Пуск
X1
СИ бит и СТ
y2=1
СИ RG
y3=1
СТ=0
X2
X3
Стоп
Конец
Счетчик переданных бит (СТ) изменяет свое состояние (+1) на каждом СИ бит. После передачи последнего 8-го бита содержимое счетчика (по MOD 8) становится равным нулю. Если нет команды “Стоп”,
то начинается цикл передачи очередного байта.
Рис. 6.3. Схема алгоритма работы передатчика
На основании приведенного алгоритма необходимо спроектировать управляющий автомат, входами которого будут команды (кнопки) “Пуск” и “Стоп”, а также логическое условие “СТ = 0” (признак
завершения передачи байта). В целом устройство будет состоять
из двух автоматов: операционного (ОА, Data path (DP)) и управляющего (УА, Control Unit (CU)). ОА будет содержать два основных опе-
48
рационных элемента: сдвиговый регистр 74LS165D (RG) и двоичный
счетчик по модулю 8 74LS293D (СТ). Управляющий автомат следует
спроектировать как автомат Мура с жесткой логикой [5].
Спроектированный УА следует собрать, проверить правильность
его функционирования согласно исходной ГСА и оформить в виде
субсхемы CU. Для удобства отладки автомата максимально используйте элементы индикации (в том числе цифровые индикаторы).
Перед подключением операционных элементов ОА к УА постройте временные диаграммы, из которых должна быть наглядно
видна последовательность всех формируемых сигналов. В ОА для
обеспечения этой последовательности можно использовать простейшие логические элементы И, ИЛИ, НЕ и т.п. При наладке ОА также
используйте элементы индикации. Оформите отлаженный ОА в виде
субсхемы DP.
На рис. 6.4 приведен один из вариантов общей схемы передатчик
– приемник.
В передатчике используются кнопки:
– Reset – начальный сброс всех элементов передатчика;
– Start – начать передачу данных; кнопка должна быть нажата
в течении 2-х СИ;
– Stop – закончить передачу данных.
В качестве источника СИ для ОА и УА используется Function
Generator XFG1 в режиме формирования прямоугольных импульсов.
Частоту генератора СИ следует выбрать таким образом, чтобы можно
было успевать наблюдать за работой устройства. При отладке генератор можно заменить на кнопку.
Источник передаваемых байт – восьмиразрядный счетчик U1, собранный из двух четырехразрядных счетчиков. При начале работы
системы по сигналу ~Reset его содержимое обнуляется, и первым передается байт со значением 0. После передачи байта формируется
сигнал Х2, по которому значение счетчика увеличивается на единицу,
передается байт со значением 1, и т.д.
49
VCC
5V
U2
74LS164D
QA
3
QB
4
QC
5
QD
6
A
1
B
2
~CLR
9
CLK
8
QE
10
QF
11
QG
12
QH
13
E1
Bus2
E
F1F
G1G
D1D
C1C
B1B
A1A
A
B
C
D
E
F
G
H
Линия передачи бит
Линия синхронизации
принимаемых бит
U3
74LS293D
QA
9
QB
5
QD
8
QC
4
INB
11
R01
12
R02
13
INA
10
U5
DCD_HEX
GND
XFG1
E
F
G
H
D
C
B
A
Bus1
A
B
C
D
E
F
G
H
VCC
5V
GND
Reset
Start
Stop
CU
C
notR
x1
x2
x3
y1
y2
y3
x2
GND
~Reset
x1
x3
CLK
CLK
~Reset
x1
x2
x3
Bus1
y1
y2
y3
H1H
DP
x2
Data
CLK2
A
B
C
D
E
F
G
H
CLK
notR
y1
y2
y3
~Reset
y1
y2
y3
A
B
C
D
E
F
G
H
CLK
x1x1
x2x2
x3x3
y1 y1
y2
y3
y2
y3
Передатчик Приёмник
VCC
5V
Reset2
GND
U4A
74LS04D
U1
74LS69D
1QA
14
1QB
2
1QC
13
1QD
3
2QA
7
1CLKA
1
2QB
10
2QC
5
2QD
12
1CLKB
15
~1CLR
4
2CLK
9
~2CLR
11
A
B
C
D
E
F
G
H
CLK
~Reset
x2
U6A
74LS27D
K
Рис. 6.4. Общая схема передатчика и приемника
Схема приемника на рис. 6.4 значительно проще схемы передатчика.
Кнопка Reset2 – начальный сброс всех элементов приемника.
Сдвигающий регистр U2 накапливает переданную по линии передачи бит информацию и отображает на индикаторах A1-H1. Также
в схеме приемника размещены счетчик принятых бит U3 и индикатор
количества принятых бит U5. Индикатор К показывает завершение
приема байта.
Multisim_10. В главном меню выберите пункт «Simulate/Digital
Simulation Settings…» и установите режим Real.
1. Запустите программу моделирования электронных схем
6.2. Порядок выполнения
2. Соберите схемы (см. рис. 6.1, 6.2) и в ручном режиме проанализи-
руйте работу каждой из них. Экспериментально определите сочетания
управляющих команд для реализации различных режимов регистров.
50
Соседние файлы в предмете [НЕСОРТИРОВАННОЕ]