Добавил:
ivanov666
Опубликованный материал нарушает ваши авторские права? Сообщите нам.
Вуз:
Предмет:
Файл:Схемотехника высокопроизводительных систем. Лабораторный практикум
.pdf
3.2. Порядок выполнения
б а
1. Запустите программу моделирования электронных схем
Multisim 10. В главном меню выберите пункт «Simulate/Digital Simula-
tion Settings…» и установите режим Real.
2. Используя логические элементы НЕ, И и ИЛИ из контейнера
74LS, соберите схемы мультиплексоров MS2-1, MS4-1 согласно
рис. 3.1, а и 3.2, а. Собранные схемы необходимо сохранить в виде суб-
схем. Для этого с помощью мыши выделите собранную схему и нажмите клавиши Ctrl+Shift+B. Введите имя субсхемы ms2-1 или ms4-1.
3. Соберите схемы по рис. 3.7 для проверки работы субсхем ms2-1
и ms4-1. Задавая управляющими сигналами номер того или иного информационного входа, убедитесь в появлении на выходе Y субсхем
сигналов Di в соответствии с кодом, задаваемым управляющими сигналами. Результаты эксперимента сведите в таблицу.
Рис. 3.7. Схемы для проверки работы субсхемы ms2-1 (а) и субсхемы ms4-1(б)
4. Для одного из вариантов в табл. 3.2 разложить функцию по 1-й,
2-м и 3-м переменным. Числа в скобках для задаваемой функции
определяют те строки таблицы истинности, в которых она принимает
значение логической единицы.
31
На основании этого построить схемы, реализующие эту функцию
Вариант
Функция
1
Y = U (0, 5, 15, 10, 8, 9)
2
Y = U (0, 1, 5, 4, 8, 14, 6)
3
Y = U (4, 5, 7, 15, 11, 9)
4
Y = U (2, 3, 4, 5, 13, 9, 11)
5
Y = U (1, 2, 5, 7, 12, 13)
6
Y = U (0, 15, 1, 10, 8, 11, 2)
7
Y = U (6, 5, 7, 14, 15, 10, 8)
8
Y = U (7, 0, 5, 15, 14, 13)
9
Y = U (0, 2, 3, 5, 7, 12, 14)
10
Y = U (10, 15, 3, 9, 6, 4, 0)
11
Y = U (1, 2, 3, 12, 13, 10, 8)
12
Y = U (7, 9, 11, 12, 14, 2)
на мультиплексорах MS2-1, MS4-1 и MS8-1.
Таблица 3.2
Номер варианта соответствует номеру бригады на лабораторных
занятиях.
Проверьте правильность выполнения задания с помощью логического преобразователя, таблицы истинности на экране которого для
всех трех вариантов схемной реализации должны совпадать с заданным вариантом.
5. С помощью логического преобразователя определите функцию
F(A, B, C, D), реализуемую схемой на рис. 3.6.
Отчет о работе
Содержание отчета:
1. Титульный лист.
2. Цель работы.
3. Схемы мультиплексоров MS2-1 и MS4-1 и результаты их тестиро-
вания.
32
4. Разложение Шеннона для заданной функции, ее реализация
на базе субсхем ms2-1 и ms4-1 мультиплексоров и результаты те-
стирования схем.
5. Результаты исследование логической функции, реализуемой схе-
мой на рис 3.5, с помощью логического преобразователя.
Контрольные вопросы
1. Что такое мультиплексор и каковы области его применения?
2. Поясните принцип работы мультиплексора на примере MS4-1.
3. Объясните механизм разложения Шеннона булевой функции при разра-
ботке электрической схемы ее реализации.
4. Какие возможности обеспечивает логический преобразователь при иссле-
довании цифровых схем?
33
Лабораторная работа № 4.
S
C
n+1
B Cn
A
Cn
B
ИССЛЕДОВАНИЕ СХЕМ СУММАТОРОВ
Цель работы – Получение навыков исследования ИМС сумматоров.
4.1. Краткие теоретические сведения
Сумматор – это логическая схема, выполняющая сложение двоичных чисел.
Одноразрядный полный сумматор имеет три входа: А, В – слагаемые, Сn – перенос из предыдущего разряда и выходы: S – сумма, C
n+1
– перенос. Схема полного сумматора двух одноразрядных слов показана на рис. 4.1, а таблица истинности приведена в табл. 4.1. В последнем столбце таблицы результаты суммирования даны в десятичной форме. В присутствии входной единицы переноса Сn сумма чисел
А и В увеличивается на единицу.
Рис. 4.1. Схема полного сумматора
34
Таблица 4.1
Слагаемые
Результат суммирования
Cn A B
Двоичный код
Десятичное
число
S
C
n+1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
1
0
1
0
0
1
0
0
0
1
0
1
1
1
0
1
1
2
1
2
2
3
Сумматоры многоразрядных чисел строятся из одноразрядных
и могут складывать многоразрядные числа с двумя способами переноса: параллельным или последовательным. При параллельном переносе реализуется одновременное поразрядное сложение слов, при последовательном переносе – формирование сигналов переноса для
старших разрядов происходит после выполнения операции сложения
в младших разрядах. Поэтому время выполнения операции сложения
n-разрядных чисел равно n tз, где tз – задержка на одном одноразрядном сумматоре.
4.2. Порядок выполнения
1. Запустите программу моделирования электронных схем
Multisim 10. В главном меню выберите пункт «Simulate/Digital Simula-
tion Settings…» и установите режим Real.
2. Соберите схему одноразрядного сумматора по рис. 4.2, а, экс-
периментально получите таблицы истинности для суммы Si и переноса Pi и сравните их с табл. 4.1.
матора по рис. 4.2, б.
Создайте из схемы рис. 4.2, а субсхему sm одноразрядного сум-
35
VCC
5V
GND
Xi
Pi
Yi
Pi-1
Si
74LS08D
74LS27D
74LS04D
74LS32D
74LS32D
74LS11D
X1
sm
X
Y
Ppred
P
S
а
б
X0
sm
X
Y
Ppred
P
S
P3
S0
VCC
5V
GND
X3
X2
X1
X0
Y3
Y2
Y1
Y0
X1
sm
X
Y
Ppred
P
S
X2
sm
X
Y
Ppred
P
S
X3
sm
X
Y
Ppred
P
S
GND
S1
S2
S3
Рис. 4.2. Одноразрядный сумматор:
а – функциональная схема, б – субсхема
3. Соберите схему четырехразрядного сумматора по рис. 4.3
на базе субсхемы sm и исследуйте его работу при различных значениях двоичных чисел X и Y. Результаты оформить в виде таблицы.
Рис. 4.3. Схема исследования 4-разрядного сумматора
36
4. Синтезируйте операционный автомат – накапливающий сум-
7 4 3 0
См
Ст2
3 0
Рг
7 0
С
R
+1 Р “0000”
Ai
Si
S
i+1
матор. Структурная схема автомата приведена на рис. 4.4.
Автомат включает комбинационный восьмиразрядный сумматор
См с выходом P переноса, регистр результата Рг и счетчик Ст2. Автомат может производить накапливающее суммирование, выполняя
микрооперации:
S0 = 0; (4.1)
S
= Si + Ai. (4.2)
i+1
Четырехразрядный счетчик Ст2 здесь выполняет роль источника
чисел Ai. Их можно устанавливать любыми от 00002 до 11112 с помощью счетного входа +1 счетчика.
Регистр Рг 8-разрядный. Имеет два управляющих входа. Вход R –
вход сброса регистра, по нему выполняется микрооперация (4.1). Вход
C – вход записи в регистр, по нему выполняется микрооперация (4.2).
Рис. 4.4. Структурная схема накапливающего сумматора
Поскольку счетчик Ст2 четырехразрядный, на старшие разряды
7–4 первого входа сумматора постоянно подается “0000”.
Максимальное число, которое может быть записано в Рг в результате нескольких микроопераций (4.2), 111111112.
37
QA
QB
QC
QD
CO
A
B
C
D
L
R
C
СТ2
Самостоятельно реализуйте накапливающий сумматор (см.
Обозначение
№ вывода
Назначение
A4, А3, А2, A1
1, 3, 8, 10
входы слагаемого A
B4, B3, B2, B1
16, 4, 7, 11
входы слагаемого B
P0
13
вход переноса
S4, S3, S2, S1
15, 2, 6, 9
выходы суммы
P4
14
выход переноса
Обозначение
№ вывода
Назначение
D, C, B, A
6, 5, 4, 3
входы счетчика
L 9 вход записи
QD, QC, QB, QA
11, 12, 13, 14
выходы
R 1 вход сброса
C 2 счетный вход
CO
15
выход переноса
рис. 4.4) в Multisim, используя элементы ТТЛ микросхем серии 74LS.
Восьмиразрядный двоичный сумматор можно реализовать
на двух четырехразрядных сумматорах 74LS83N (К155ИМ3).
Сумматор 74LS83N комбинационный. На рис. 4.5 показано его
условное графическое обозначение и приведено назначение выводов.
Рис. 4.5. Условное графическое обозначение сумматора К155ИМ3
и назначение его выводов
В качестве счетчика Ст2 следует использовать четырехразрядный
двоичный счетчик 74LS161N. На рис. 4.6 показано его условное графическое обозначение и приведено назначение выводов.
Рис. 4.6. Условное графическое обозначение счетчика 74LS161N
и назначение его выводов
38
Выполнение микроопераций счета возможно только при высоком
Выводы
№ вывода
Назначение
D7, …, D0
21, 19, 17, 15,
9, 7, 5, 3
Информационные входы. D0
– младший разряд
Q7, … Q0
20, 18, 16, 14,
10, 8, 6, 4
Информационные выходы
DR, DL
2, 22
Входы при сдвиге вправо
и влево
С
11
Вход синхронизации
загрузки или сдвига
R
13
Вход сброса регистра
S1, S0
23, 1
Входы режима работы
Ai
Si
S
i+1
расчетное
экспериментальное
0000
00000000
00000000
00000000
0011
00000000
00000011
… … …
…
уровне сигналов на входах L и R. A – младший разряд счетчика.
В качестве регистра Рг следует использовать восьмиразрядный
реверсивный сдвиговый регистр 74198N (К155ИР13). На рис. 4.7 показано его условное графическое обозначение и приведено назначение выводов.
Рис. 4.7. Условное графическое обозначение сдвигового регистра
и назначение его выводов
С помощью входов S1, S0 задаются следующие режимы работы:
00 – хранение;
01 – сдвиг вправо;
10 – сдвиг влево;
11 – параллельная загрузка.
Для реализации накапливающего сумматора для регистра следует
установить режим параллельной загрузки.
5. Выполните тестирование собранного накапливающего сумматора. Результаты сведите в таблицу вида табл. 4.2. На основании тестирования сделать выводы.
Таблица 4.2
39
Отчет о работе
Содержание отчета:
1. Титульный лист.
2. Цель работы.
3. Схема и результаты исследования одноразрядного сумматора.
4. Схема и результаты исследования четырехразрядного сумматора.
5. Схема и результаты исследования накапливающего сумматора.
Контрольные вопросы
1. Поясните работу схемы полного сумматора по рис. 4.1 и таблицу его ис-
тинности.
2. Для чего служит вход переноса в одноразрядном сумматоре?
3. Каким будет время формирования сигнала суммы в одноразрядном сумма-
торе, если обозначить время задержки распространения сигнала в логических элементах, из которых он состоит, как tзр?
4. В каких случаях формируется сигнал переноса в четырехразрядном
сумматоре?
5. Каким будет время формирования четырехразрядного кода суммы в сум-
маторе на рис. 4.3, если время формирования разряда суммы субсхемой sm
составляет T?
40
Соседние файлы в предмете [НЕСОРТИРОВАННОЕ]