Добавил:

ivanov666 Опубликованный материал нарушает ваши авторские права? Сообщите нам.

Вуз:

Башкирский Государственный Аграрный Университет

Предмет:

[НЕСОРТИРОВАННОЕ]

Файл:

Синтез и логическое моделирование электронных схем. Учебно-методическое пособие

.pdf

Скачиваний:

Добавлен:

08.09.2026

Размер:

2 Мб

Скачать

☆

<<< < Предыдущая 1 2 3 45 / 65 6 > Следующая >>>

Тактовый импульс «Гашение» переводит триггер в нулевое состояние и тем самым подготавливает схему к приему слагаемых. Тактовый импульс «1 слагаемое» пропускает на сумматор и далее на счетный вход триггера слагаемое ai, а тактовый импульс «Сложить» подает на сумматор слагаемое bi. Третье слагаемое pi не тактируется импульсами управляющей схемы и вводится в сумматор асинхронно в момент формирования переноса в младшем разряде. Поэтому, если не принять надлежащих мер, произойдет наложение импульсов «Сложить» и переноса pi, что приведет к сбою в работе сумматора. Во избежание этого явления в цепях межразрядных переносов устанавливаются элементы задержки. На рис. 6.1, а таким элементом на выходе суммы Si является DT, осуществляющий задержку переноса в старший разряд p

i+1

на время, превышающее длительность импульса «Сложить», т. е.

0,25 мкс. Аналогичным образом организуется перенос pi в младшем разряде.

Для работы сумматоров накапливающего типа необходима управляющая схема, в состав которой входят генератор и распределитель тактовых импульсов. Одно из возможных решений управляющей схемы приведено на рис. 6.2.

Рис. 6.2. Управляющая схема накапливающего сумматора

Здесь импульсы генератора G поступают на вход синхронизации С последовательного регистра RG, являющегося основой распределителя тактовых импульсов. При наличии на всех трех выходах регистра логических 0 элемент 3 ИЛИ-НЕ формирует на входе S регистра логическую 1, которая записывается в младший его разряд. Последующие импульсы генератора G осуществляют сдвиг логической 1 по разрядам регистра. В это время на выходе элемента 3ИЛИ-НЕ установится логический 0. Подключенные к выходам регистра логические элементы 2И-НЕ и 2И позволяют сформировать по

конъюнкции с импульсами генератора управляющие тактовые сигналы сумматора в соответствии с временными диаграммами на рис. 6.1, б. С четвертым тактовым импульсом генератора логическая 1 покидает регистр, что вновь создает условие для записи по входу S новой логической 1.

Для повышения быстродействия сумматоров применяют специальные схемы ускоренного переноса. На рис. 6.3, а приведена схема полного одноразрядного сумматора со сквозным переносом. Импульс переноса формируется в соответствии с выражением: p

i+1

= Si ˄pi ˅ pʹ

i+1

, где сумма в i -ом раз-

ряде Si = i ˄bi ˅ a

i˄ i

, а перенос, выработанный в i -ом разряде, pʹ

i+1

= ai ˄bi .

Так как для формирования суммы используется счетный триггер JK-типа, то последнее выражение удобно представить в виде:

pʹ

i+1 = i ˄bi

= ( ) ˄ bi .

При этом функция i реализуется на инверсном выходе триггера по окончании тактового импульса «Сложить».

а) б)

Рис. 6.3. Схема одноразрядного сумматора со сквозным переносом (а)

и временные диаграммы (б) управляющих тактовых сигналов

Для реализации приведенных выражений в схеме рис. 6.3, а используются три логических элемента Шеффера, расположенные за пределами схемы собственно сумматора SM.

Отличительной особенностью схемы является добавление тактового импульса «Перенос», который подается в схему с задержкой относительно среза импульса «Сложить» не менее, чем на 50 нс (рис. 6.3, б). Если такой задержки не ввести, то формируется импульс ложного переноса в связи с имеющей место задержкой переходных процессов в триггере.

Другим вариантом сумматора, обладающего повышенным быстродействием, является сумматор с групповым переносом. При этом схема разбивается на группы равной длины, в каждой из которых организуется сквозной перенос через разряды группы.

На рис. 6.4 приведена схема одной группы сумматора, содержащая два разряда. Логика работы элементов схемы, формирующих сигнал группового переноса, может быть представлена в следующем виде:

гр

= pi ˄ Si ˄ S

i+1

˅ (i ˄bi) ˄ S

i+1 ˅ i+1 ˄bi+1

где конъюнкция pi ˄ Si ˄ S

i+1

представляет собой сквозной перенос через оба

разряда группы, который имеет место при Si = S

i+1

= 1; Si и S

i+1 –

суммы в разрядах i и i+1 ; (i ˄bi) ˄ S

i+1 –

условие возникновения

переноса в i-ом разряде группы (i ˄bi) и передачи его через следующий разряд группы S

i+1 ; i+1 ˄bi+1

– условие возникновения пере-

носа в (i+1)-м разряде группы.

Рис. 6.4. Схема двухразрядной группы сумматора с групповым переносом

Схема сумматора тактируется управляющими импульсами, аналогичными приведенным на рис. 6.3, б.

Рекомендации по моделированию схем

Проверка работоспособности синтезированных схем осуществляется путем их моделирования на компьютере с помощью программы ВАРИАНТ. При работе с программой необходимо учитывать особенности работы моделей элементов схем, изложенные в разделе 2.

Пример реализации схемы на рис. 6.1, а в программе ВАРИАНТ представлен на рис. 6.5. Здесь же показана управляющая схема, аналогичная рис. 6.2. Выходы схемы 1 SUM, 2 SUM и RESET соответствуют тактовым сигналам «1 Слагаемое», «Сложить» и «Гашение». Инверсный вход переноса из младшего разряда pi (PI) в ходе моделирования не используется. Роль генератора тактовых импульсов выполняют вручную подаваемые с помощью клавиши С сигналы на соответствующий вход. Это позволяет пошагово наблюдать за процессом тактирования сумматора и контролировать результаты его работы. Во всех характерных точках схемы установлены прямоугольные элементы индикации. В качестве элемента задержки DT в схеме рис. 6.5 используются два последовательно включенных инвертора.

Рис. 6.5. Схемы одноразрядного сумматора и распределителя тактовых

импульсов в программе ВАРИАНТ

Порядок выполнения задания

1. Ознакомиться с содержанием занятия и его оборудованием.

2. Изучить логические и схемотехнические особенности работы сум-

маторов накапливающего типа на счетных триггерах.

3. Изучить систему логического моделирования цифровых микросхем

и схем на их основе ВАРИАНТ.

4. Модифицировать управляющую схему на рис. 6.2 под задачу такти-

рования сумматора со сквозным переносом на рис. 6.3, а.

5. Моделировать работу схемы на рис. 6.3, а с новой управляющей

схемой на компьютере и убедиться в ее работоспособности.

6. Оформить протокол и ознакомиться с контрольными вопросами.

Содержание отчета

1. Название и цель занятия.

2. Схемы сумматоров на рис. 6.1, а и рис. 6.4.

3. Скриншот одноразрядного сумматора со сквозным переносом и рас-

пределителя тактовых импульсов в программе ВАРИАНТ.

4. Краткие выводы по работе.

Контрольные вопросы

1. Чем отличаются комбинационные и накапливающие сумматоры?

2. Почему триггеры в накапливающем сумматоре должны работать

в счетном режиме?

3. Назначение, состав и принцип работы управляющей схемы сумма-

тора.

4. Какую логическую функцию реализует элемент Шеффера в схеме на

рис. 6.1,а?

5. Назначение элемента задержки в сумматоре с последовательным пе-

реносом.

6. Как объяснить, что на выходе сумматора (рис. 6.1, а) формируются

два различных сигнала?

7. Докажите, что триггеры в схемах сумматоров на рис. 6.3, а и 6.4 ра-

ботают в счетном режиме.

8. Чем обусловлена необходимость задержки тактового импульса «Пе-

ренос» относительно среза импульса «Сложить»?

9. Какой сигнал по умолчанию отсутствует в логических выражениях

на схеме рис. 6.4 и почему?

10. Оцените соотносительно быстродействие всех трех схем накапли-

вающих сумматоров.

7. СИНТЕЗ И МОДЕЛИРОВАНИЕ ЗАПОМИНАЮЩИХ УСТРОЙСТВ

Однокоординатная адресация ЗУ (структура 2D)

Полупроводниковые ЗУ предназначены для хранения информации. Основными характеристиками ЗУ являются информационный объем, организация, быстродействие, производительность, потребляемая мощность.

Отличительной особенностью всех ПЗУ является их энергонезависимость. ПЗУ реализуются на БИС ПЗУ четырех типов: с масочной записью данных (ROM), однократно программируемые (PROM), многократно программируемые со стиранием ультрафиолетовым освещением (EPROM) и многократно программируемые с электрическим стиранием (EEPROM).

Структура ЗУ с однокоординатной адресацией, свойственная БИС типов SRAM и ROM, приведена на рис. 7.1 и включает следующие функциональные узлы: накопитель, дешифратор адреса и усилители записи/считывания.

Деш

иф

ратор

Усилители записи/считывания

ЗЭ ЗЭ ЗЭ

ЗЭ

ЗЭ ЗЭ

Д а н н ы е

m – число разрядов слов

Матрица

запоминающих

элементов

k = 2

– число хранимы

х слов

Адрес

R/W

Рис. 7.1. Структура ЗУ с однокоординатной адресацией

Накопитель представляет собой совокупность запоминающих элементов (ЗЭ), объединенных в матрицу. В матрице элементы размещены на пересечениях горизонтальных и вертикальных проводников, называемых соответственно строками и столбцами. Каждый ЗЭ может хранить один бит (0 или 1) информации. Для хранения m-разрядного слова требуется m элементов памяти. Совокупность ЗЭ, предназначенная для хранения одного слова, называется ячейкой памяти (ЯП). Дешифратор преобразует n-разрядный код адреса в активный сигнал выборки ЯП. Число ЯП в накопителе равно 2n и называется информационным объемом БИС ЗУ. Произведение 2n × m отражает информационную емкость или организацию микросхемы ЗУ. Усилители записи/считывания предназначены для усиления и нормализации сигналов данных, подаваемых при программировании на входы/выходы данных и снимаемых при считывании с тех же выводов. Режим работы усилителей определяет сигнал на управляющем входе R/W. Формирователи выходов данных выполняются по схеме с открытым коллектором или по схеме с тремя состояниями. БИС ЗУ, выполненные по схеме с тремя состояниями, имеют дополнительно вход разрешения выходов CEO, а программируемые БИС ЗУ – еще и вход программирования PR.

Методы увеличения информационной емкости ЗУ

Модули памяти (рис. 7.2) большой информационной емкости с организацией, например, 2n × m обычно формируются из нескольких субмодулей. ИМС памяти, входящие в их состав, имеют организацию 2k × h, причем k < n и h < m.

Для получения требуемой разрядности m хранимых слов несколько ИМС памяти, а именно m / h включаются параллельно, образуя субмодуль (страницу) памяти с организацией 2k × m. При этом k входов его адреса и разрешения CS являются общими для всех ИМС субмодуля, а h-разрядные выходы данных образуют в сумме m-разрядный выход субмодуля.

Для получения требуемого объема 2n модуля памяти (увеличения числа слов) 2

n-k

субмодулей соединяются при помощи адресного дешифратора,

число входов которого равно n-k, а число выходов – числу субмодулей. Все одноименные входы и выходы субмодулей, кроме входов разрешения CS, объединяют между собой, а входы выборки соединяют с соответствующими выходами адресного дешифратора.

Следует отметить, что в целях упрощения в рассмотренных структурах памяти отсутствуют упомянутые выше сигналы управления R/W, CEO, PR. Последнее свойственно только ЗУ с масочной записью данных (ROM).

Модуль

памяти

Данные

Адрес

2n х m

Адрес

ИМС ЗУ ИМС ЗУ

Адрес k

h h

Данные

2k х h

Субмодуль

памяти

Субмодуль

памяти

Выходная шина m-разрядных данных

Дешифратор

Субмодуль

памяти

m Данные m

2k х m

n-k

n-k-1

2. Увеличение

числа слов

(объема

памяти)

1. Увеличение разрядности слов

2k х h

CSCS

А А

Рис. 7.2. Методы увеличения разрядности и числа слов модуля памяти

Генератор

импульсов

Данные

Адрес

Двоичный

счетчик

Модуль

ПЗУ

2n х m

Знаковый

индикатор

Рис. 7.3. Структура знакогенератора на основе модуля памяти

Применение ЗУ не ограничивается построением модулей памяти. На основе ЗУ создаются устройства хранения и индикации кодовых последовательностей, формирователи цифровых и аналоговых сигналов произвольной формы, разнообразные знакогенераторы. На рис. 7.3 приведен один из вариантов структур подобного назначения.

Рекомендации по моделированию схем

В качестве генератора импульсов используется внутренний настраиваемый программный генератор, расположенный в секции «Элементы ввода входных воздействий» библиотеки программы.

Модель ЗУ по логике работы соответствует однократно программируемой микросхеме К155РЕ3, имеющей 5 адресных входов А0…А4, инверсный вход разрешения CS и 8 выходов D0…D7. Организация: 32×8 бит

(25×8). Записанная информация появляется на выходах при подаче на вход CS логического 0. При подаче на вход CS логической 1 на всех выходах

устанавливаются логические 1.

Незадействованные (висящие в воздухе) входы ПЗУ воспринимаются

как входы с поданным на них уровнем логической 1.

В качестве примеров на рис. 7.4 и 7.5 приведены схемы модулей ПЗУ с организацией 64×8 бит и 32×16 бит соответственно. Роль простейшего дешифратора DC с организацией 1–2 в схеме на рис. 7.4 выполняет инвертор.

Рис. 7.4. Модуль ПЗУ с организацией 64 x 8 бит в программе ВАРИАНТ

Для занесения информации в реальную микросхему используется программатор. В программе ВАРИАНТ для занесения информации в ПЗУ1 или ПЗУ2 необходимо нажать клавиши F8 или F9 соответственно. После этого на экране появится окно, отображающее информацию, соответствующую прошивке моделируемой микросхемы. С помощью клавишей управления курсором достаточно поместить перекрестье логического промптера на изменяемый бит и нажать клавишу ENTER. Таким образом, информация в ПЗУ1 или ПЗУ2 может неоднократно изменяться, что принципиально невозможно в микросхеме-прототипе, рассчитанной на однократное программирование.

Рис. 7.5. Модуль ПЗУ с организацией 32 × 16 бит

в программе ВАРИАНТ

На рис. 7.6 приведен пример реализации схемы знакогенератора, формирующего на семисегментном индикаторе все символы 16-ричного кода.

Рис. 7.6. Знакогенератор символов 16-ричного кода в программе ВАРИАНТ

В качестве сегментов этого индикатора используются группы из четырех соединенных между собой прямоугольных элементов индикации. В соответствии с общей структурой знакогенератора, представленной на рис. 7.3, для управления ПЗУ1 с организацией 32 × 8 бит требуется пятиразрядный двоичный счетчик (log232=5). Дополнительный пятый разряд модели двоичного четырехразрядного

Рис. 7.7. Карта прошивки ПЗУ1

в программе ВАРИАНТ

<<< < Предыдущая 1 2 3 45 / 65 6 > Следующая >>>

Соседние файлы в предмете [НЕСОРТИРОВАННОЕ]