Добавил:
ivanov666
Опубликованный материал нарушает ваши авторские права? Сообщите нам.
Вуз:
Предмет:
Файл:Языки VHDL и VERILOG в проектировании цифровой аппаратуры
.pdf
Содержание 311
6.4.3. VHDL-oписание автомата RC4 ................188
6.4.4. VHDL-тест автомата RC4...................193
6.4.5. Результаты синтеза c памятью на триггерах ..........195
6.4.6. Результаты синтеза c использованием блочной памяти .....198
6.5. VERILOG-описание автомата RC4 ..................200
6.5.1. Описание автомата .....................200
6.5.2. Òåñò ............................203
6.5.3. Peзультаты синтеза .....................204
Глава 7. Функциональная модель микросхемы двухпортовой
синхронной памяти .........................206
7.1. Cостояние вопроса.........................206
7.2. Некоторые свойства моделей RAM .................208
7.3. Двухпортовая синхронная память ..................211
7.4. VHDL-модель блока памяти.....................215
7.4.1. Интерфейс .........................215
7.4.2. Архитектура ........................216
7.4.3. Пакет со значениями временных параметров..........223
7.4.4. Модуль контроля временных параметров ...........224
7.4.5. Пакет функций преобразования типов данных .........228
7.5. VERILOG-модель блока памяти ...................232
7.5.1. Интерфейс микросхемы ...................232
7.5.2. Тело модуля.........................233
7.5.3. Задание и контроль временных параметров ..........234
7.5.4. Функциональная часть ....................235
7.6. Тестирующая программа ......................239
7.6.1. Переменные и константы...................239
7.6.2. Процедуры ЗАПИСИ-ЧТЕНИЯ ................241
7.6.3. Подача тестовых векторов ..................245
7.6.4. Временные параметры сигналов теста .............251
Приложение 1. Краткий справочник по языку VHDL .........253
1. Основы VHDL ...........................253
2. Основные различия версий VHDL-93 и VHDL-87 ............264
3. Cинтезабельное подмножество языка VHDL ..............267
4.Предопределенное окружение языка VHDL...............268
4.1. Пакет STANDARD ......................268
4.2. Пакет TEXTIO ........................270
4.3. Предопределенные атрибуты ..................271
5. Многозначная логика — IEEE пакеты и функции преобразования типов. . 272
1. Пакет IEEE STD_LOGIC_1164 ..................272
312 Содержание
2. Пакет IEEE NUMERIC_STD ...................273
3. Пакет IEEE NUMERIC_BIT ...................274
4. Пакет Synopsys STD_LOGIC_ARITH ...............275
5. Пакет STD_LOGIC_UNSIGNED .................275
Приложение 2. VERILOG — краткий справочник . . ........276
1. Лексические элементы........................276
1.1. Символы ...........................276
1.2. Комментарии и аттрибуты ...................276
1.3. Символы операций и скобок ..................276
1.4. Имена ............................277
1.5. Логические значения .....................279
2. Литералы .............................279
2.1. Целые ............................279
2.2. Вещественные (реальные — real) литералы ...........280
3. Типы и виды данных .........................280
3.1. Вид переменная ........................280
3.2. Вид соединение (цепь, связь)..................281
3.3. Другие виды и типы данных ..................281
4. Объявление данных и область видимости ...............282
4.1. Обьявление данных ......................282
4.2. Область видимости обьявлений данных .............283
5. Операции .............................283
6. Выражения .............................286
6.1. Обычные выражения .....................286
6.2. Выражения с полями векторов и массивов ...........286
6.3. Задержанные выражения ...................286
6.4. Условные выражения .....................286
6.5. Выделение разрядов и полей ..................286
6.6. Выделение элементов массивов.................286
7. Последовательные операторы (процедурные) ..............287
7.1. Оператор ожидания (задержки) ................287
7.2. Оператор присваивания переменной ..............287
7.3. Условный оператор ......................287
7.4. Оператор выбора .......................287
7.5. Оператор цикла ........................288
7.6. Оператор выхода из группы ..................288
7.7. Примеры последовательных операторов .............288
8. Процедурные блоки .........................289
9. Группы операторов .........................290
10. Процедуры и функции .......................290
Содержание 313
10.1. Процедуры task .......................290
10.2. Функции function ......................291
11. Параллельные операторы и блоки ..................291
12. Модуль проекта ..........................292
12.1. Стиль описания VERILOG-95 .................292
12.2. Còèëü VERILOG-2000 (ANSI-C) ................292
13. Конкретизация — вызов экземпляров модулей ............293
13.1. VERILOG-95 .........................293
13.2. VERILOG-2000 ........................293
14. Системные операторы и функции ..................294
14.1. Форматируемый ввод-вывод ..................294
14.2. Работа с файлами ......................295
15. Блок спецификаций временных соотношений-specify
(несинтезабельная конструкция) ....................296
15.1. Обьявление спецпараметров..................296
15.2. Средства проверки временных соотношений ..........296
15.3. Задержки путей распространения сигналов ...........297
16. Синтезабельные конструкции ....................298
17. Директивы компиляции (перечислены только основные) ........299
Используемые сокращения .....................302
Интернет-ресурсы ..........................304
Список литературы .........................305
Серия «Полное руководство пользователя»
Аркадий Константинович Поляков
Языки VHDL и VERILOG
в проектировании цифровой аппаратуры
Ответственный за выпуск
В. Митин
Макет и верстка
С. Тарасов
Обложка
Е. Холмский
ООО «СОЛОН-Пресс»
123242, г. Москва, а/я 20
Телефоны:
(095) 254-44-10, (095) 252-36-96, (095) 252-25-21
E-mail: Solon-R@coba.ru
ООО «СОЛОН-Пресс»
127051, г. Москва, М. Сухаревская пл., д. 6, стр. 1 (пом. ТАРП ЦАО)
Формат 70×100/16. Объем 20 п. л. Тираж 3000
ÎÎÎ «Àðò-äèàë»
Москва, Б. Переяславская, 46
Заказ ¹
Соседние файлы в предмете [НЕСОРТИРОВАННОЕ]