От RLC-цепочек к программируемым интегральным схемам. Методические указания к лабораторным работам по дисциплине «Основы электроники и схемотехники»-1
.pdfПорядок выполнения работы
Признаки формирования вариантов и их значения: s1. Логический базис:
1.И, НЕ.
2.ИЛИ, НЕ.
3.И-НЕ.
4.ИЛИ-НЕ.
s2. Исследуемый дешифратор:
1.4511 — дешифратор BCD-7seg.
2.4514 — дешифратор-демультиплексор 4-16.
3.4543 — дешифратор BCD-7seg.
4.74141 — дешифратор BCD-decimal.
5.74154 — дешифратор-демультиплексор 4-16.
6.74247 — дешифратор BCD-7seg.
7.74HC137 — дешифратор-демультиплексор 3-8.
8.DECODER_3_8.
9.DECODER_4_10.
10.DECODER_4_16.
11.DECODER_4_7.
12.DECODER_5_8.
s3. Исследуемый мультиплексор:
1.4019 — учетверенный 2-входовый мультиплексор.
2.4051 — 8-канальный аналоговый мультиплексор-демультиплексор.
3.4052 — двойной 4-канальный аналоговый мультиплексор-
демультиплексор.
4. 4053 |
— |
тройной |
2-канальный |
аналоговый |
мультиплексор- |
демультиплексор.
5.4067 — 16-канальный аналоговый мультиплексор-демультиплексор.
6.4539 — двойной 4-входовый мультиплексор.
21
7.74150 — мультиплексор 16-1.
8.74151 — мультиплексор 8-1.
9.74153 — двойной мультиплексор 4-1.
10.74157 — учетверенный мультиплексор 2-1.
11.74HC352 — инвертирующий мультиплексор 8-2.
Задание 1. Исследование дешифраторов и механизма дешифрации адреса
Исследовать заданный дешифратор (s2), составить его таблицу истинно-
сти и реализовать в заданном базисе логических элементов (s1). На основе де-
шифраторов данного типа и необходимого количества логических элементов реализовать схему дешифрации восьмиразрядного адреса.
Задание 2. Исследование мультиплексоров
Исследовать заданный мультиплексор (s3), составить его таблицу истин-
ности и реализовать в заданном базисе логических элементов (s1).
Задание 3. Создание триггера в заданном базисе логических элементов
Создать триггер в заданном базисе логических элементов (s1), исследо-
вать его работу и представить в виде таблицы истинности.
Содержание отчета
1. Задание 1
1.1.Схема для исследования дешифратора. 1.2.Таблица истинности дешифратора.
1.3.Схема реализации дешифратора в заданном логическом базисе.
22
1.4.Схема дешифрации адреса.
2. Задание 2
2.1.Схема для исследования мультиплексора. 2.2.Таблица истинности мультиплексора.
2.3.Схема реализации мультиплексора в заданном логическом базисе.
3. Задание 3
3.1.Схема триггера в заданном базисе логических элементов. 3.2.Таблица истинности триггера.
Контрольные вопросы
1.Типы и условные обозначения комбинационных интегральных схем.
2.Свойства комбинационных интегральных схем.
3.Как различаются типы комбинационных интегральных схем по мно-
жеству входных-выходных сигналов?
4. Чем определяется размер таблицы истинности комбинационной схе-
мы.
5. Назовите обязательный признак схемы, состоящей только из комби-
национных элементов и имеющей внутреннее состояние (память).
Контрольные задания
1. Реализовать схему, заданную таблицей истинности в заданном логи-
ческом базисе.
2.Реализовать схему дешифрации заданного адреса в заданном базисе.
3.Преобразовать схему из одного логического базиса в другой.
4.Преобразовать логическую функцию из одного логического базиса в
другой.
5.Пояснить смысл входных сигналов исследуемой микросхемы.
23
Лабораторная работа № 4. Последовательностные интегральные схемы
Цель работы и рассматриваемые вопросы
Цель работы — изучение цифровых последовательностных интегральных схем, их типов и свойств, особенностей программируемых микросхем.
Рассматриваемые вопросы:
1.Типы последовательностных интегральных схем.
2.Триггеры.
3.Счетчики.
4.Регистры.
5.Микросхемы памяти.
6.Программируемые микросхемы.
7.Виды сигналов последовательностных интегральных схем. Сигналы сброса и выбора кристалла.
8.Дешифрация адреса.
9.Представление работы последовательностных интегральных схем таб-
лицами истинности.
10. Представление работы последовательностных интегральных схем диаграммами состояний.
Порядок выполнения работы
Признаки формирования вариантов и их значения: s1. Триггер:
1.74107 — JK-триггер.
2.74109 — JK-триггер.
3.74174 — D-триггер.
4.74175 — D-триггер.
24
5.74273 — D-триггер.
6.74276 — JK-триггер.
7.7470 — JK-триггер.
8.7473 — JK-триггер.
9.7474 — D-триггер с установкой и сбросом.
10.74LS114 — JK-триггер.
s2. Счетчик:
1.40102 — восьмиразрядный синхронный декадный счетчик вниз.
2.40103 — 8-разрядный синхронный двоичный счетчик вниз.
3.40160 — 4-разрядный синхронный декадный счетчик с асинхронным сбросом.
4.40161 — 4-разрядный синхронный двоичный счетчик с асинхронным сбросом.
5.40162 — 4-разрядный синхронный декадный счетчик с синхронным сбро-
сом.
6.40163 — 4-разрядный синхронный двоичный счетчик с синхронным сбросом.
7.4017 — декадный счетчик Джонсона.
8.4018 — счетчик с предустановкой и делением на N.
9.4020 — 14-стадийный двоичный счетчик.
10.4022 — 4-стадийный счетчик Джонсона с делением на 8.
11.4024 — 7-стадийный двоичный счетчик пульсаций.
12.4026 — декадный счетчик 7-сегментного индикатора.
13.4029 — синхронный двоично-декадный счетчик вверх-вниз.
14.4033 — декадный счетчик 7-сегментного индикатора.
15.4040 — 12-стадийный двоичный счетчик.
16.4059 — программируемый счетчик с делением на N.
17.4060 — 14-стадийный двоичный счетчик-делитель со сквозным перено-
сом.
18. 4510 — BCD-счетчик вверх-вниз.
25
19.4516 — двоичный счетчик вверх-вниз.
20.4518 — сдвоенный BCD-счетчик.
21.4520 — сдвоенный 4-разрядный синхронный двоичный счетчик.
22.4522 — программируемый 4-разрядный BCD-счетчик вниз.
23.4526 — программируемый 4-разрядный двоичный счетчик вниз.
24.4553 — 3-цифровой BCD-счетчик.
25.74160 — синхронный декадный BCD-счетчик с предустановкой.
26.74161 — синхронный 4-разрядный двоичный счетчик.
27.74176 — 35МГц декадный счетчик с предустановкой.
28.74177 — 35МГц двоичный счетчик с предустановкой.
29.74190 — синхронный декадный BCD-счетчик вверх-вниз с предустанов-
кой и асинхронным сбросом.
30.74191 — синхронный двоичный счетчик вверх-вниз.
31.74192 — синхронный декадный BCD-счетчик вверх-вниз с предустанов-
кой и асинхронным сбросом.
32.74193 — 4-разрядный синхронный двоичный счетчик вверх-вниз.
33.74196 — 4-разрядный асинхронный декадный счетчик.
34.74197 — 4-разрядный асинхронный двоичный счетчик.
35.74390 — сдвоенный декадный счетчик пульсаций.
36.74393 — сдвоенный 4-стадийный двоичный счетчик.
37.7490 — декадный счетчик.
38.7492 — декадный счетчик с делением на 12.
39.7493 — 4-разрядный двоичный счетчик пульсаций.
s3. Регистр:
1.74LS295 — 4-разрядный сдвиговый регистр.
2.4006 — 18-стадийный статический сдвиговый регистр.
3.4014 — 8-разрядный статический сдвиговый регистр.
4.4015 — 4-разрядный сдвиговый регистр с последовательным входом и параллельным выходом.
26
5. 4021 — 8-разрядный статический сдвиговый регистр с асинхронной па-
раллельной загрузкой.
6.4035 — 4-разрядный универсальный сдвиговый регистр.
7.4076 — учетверенный D-регистр с трехстабильным выходом.
8.4094 — 8-стадийный сдвиговый регистр.
9.74165 — 8-разрядный последовательный сдвиговый регистр с параллель-
ной загрузкой.
10. 74166 — 8-разрядный последовательный сдвиговый регистр с параллель-
ной загрузкой.
11.74178 — 4-разрядный каскадируемый регистр.
12.74179 — 4-разрядный параллельный сдвиговый регистр.
13.74194 — 4-разрядный двунаправленный универсальный сдвиговый ре-
гистр.
14.74195 — 4-разрядный параллельный регистр.
15.74198 — 8-разрядный двунаправленный универсальный сдвиговый ре-
гистр с асинхронным сбросом.
16. 74199 — 8-разрядный двунаправленный универсальный сдвиговый ре-
гистр.
17.7495 — 4-разрядный универсальный сдвиговый регистр.
18.7496 — 5-разрядный сдвиговый регистр с асинхронным сбросом и уста-
новкой.
19.74HC595 — 8-разрядный сдвиговый регистр с трехстабильным выходом.
20.74HC597 — 8-разрядный сдвиговый регистр с защелкиваемым входом.
21.74LS295 — 4-разрядный трехстабильный универсальный сдвиговый ре-
гистр.
22. 74LS299 — 8-разрядный универсальный сдвиговый регистр с трехста-
бильным выходом.
23. 74LS323 — 8-разрядный универсальный сдвиговый регистр с синхрон-
ным сбросом и трехстабильным выходом.
27
24. 74LS395 — 4-разрядный трехстабильный универсальный сдвиговый ре-
гистр с загрузкой и асинхронным сбросом.
25. 74LS91 — 8-разрядный последовательный сдвиговый регистр. s4. Микросхема памяти:
1.27128 — 128 Кбит EPROM.
2.27256 — 256 Кбит EPROM.
3.2732 — 32 Кбит EPROM.
4.27512 — 512 Кбит EPROM.
5.2764 — 64 Кбит EPROM.
6.6116 — статическая RAM 16 Кбит.
7.62256 — статическая RAM 256 Кбит.
8.6264 — статическая RAM 64 Кбит.
s5. Программируемая интегральная схема:
1.8250A — последовательный порт.
2.8253A — программируемый таймер.
3.8255A — параллельный порт.
4.8259 — контроллер прерываний.
5.8279 — контроллер клавиатуры-дисплея.
Задание 1. Изучение триггеров
Изучить спецификацию заданного триггера (s1). Исследовать триггер экспериментально, подавая на входы триггера последовательности сигналов с определенными логическими значениями, отследить порядок изменения вы-
ходных сигналов. Построить таблицу истинности триггера.
Задание 2. Изучение счетчиков
Изучить спецификацию заданного счетчика (s2). Исследовать заданный счетчик экспериментально. Определить назначение входных сигналов счетчика
28
и их влияние на его работу. Построить таблицу истинности счетчика. Предста-
вить работу счетчика в виде диаграммы состояний.
Задание 3. Изучение регистров
Изучить спецификацию заданного регистра (s3). Исследовать регистр экспериментально. Определить назначение выводов регистра и построить его таблицу истинности.
Задание 4. Изучение микросхем памяти
Экспериментально исследовать заданную микросхему памяти (s4). Опре-
делить назначение выводов микросхемы, ее емкость и разрядность. Подклю-
чить ко входу выбора кристалла схему дешифрации адреса, назначив микро-
схеме определенный диапазон адресов. Произвести запись и чтение микросхе-
мы по определенным адресам. Убедиться, что читается записанная ранее ин-
формация.
Задание 5. Изучение программируемых микросхем
Изучить спецификацию заданной программируемой микросхемы (s5).
Исследовать микросхему экспериментально, программируя ее в различные ре-
жимы и отслеживая ее работу.
Содержание отчета
1. Задание 1
1.1.Схема для исследования триггера. 1.2.Таблица истинности триггера.
29
2. Задание 2
2.1.Схема для исследования счетчика. 2.2.Таблица истинности счетчика. 2.3.Диаграмма состояний счетчика.
3. Задание 3
3.1.Схема для исследования регистра. 3.2.Таблица истинности регистра.
4. Задание 4
4.1.Схема для исследования микросхемы памяти с дешифрацией адреса. 4.2.Описание микросхемы памяти.
5. Задание 5
5.1.Схема для исследования программируемой микросхемы. 5.2.Описание микросхемы.
Контрольные вопросы
1. Типы и условные обозначения последовательностных интегральных
схем.
2.Какой объем информации может хранить триггер.
3.Сравните основные виды триггеров: RS-, D-, и JK-триггеры.
4.Назовите основные признаки счетчиков.
5.Назовите основные признаки и виды регистров.
6.Назовите основные признаки и виды микросхем памяти.
7.Какова особенность программируемых интегральных схем?
8.Назовите основные виды программируемых интегральных схем.
9.Какова особенность таблиц истинности программируемых инте-
гральных схем?
10. Представление работы последовательностных микросхем в виде диа-
грамм состояний.
30