Зачет ПЛИС ver0706

Свойства:

Плис досистемного уровня – почти нет встроенной памяти Постоянная внутренняя память конфигурации Использует прямой синтез ДНФ Старые технологии Малое время подключения <1 мс

Относительно невысокие рабочие частоты порядка 200 МГц Сферы применения:

Блоки шифрования Интернет вещей

Загрузчик для более крупных ПЛИС Системы с малым энергопотреблением Обработка данных, не требующих памяти

7.FPGA: функциональные блоки, система межсоединений, блоки ввода-вывода системные свойства, области применения.

FPGA – field programmable gate arrays (программируемые пользователем вентильные матрицы) – микросхема высокого уровня интеграции, содержащая

ФБ на LUT

Сегментированные линии связи Порты ввода/вывода Блочная регистровая память

Блоков ФАПЧ (фазовая подстройка), интерфейсов Все это является конфигурируемым или реконфигурируемым пользователем. Функциональный преобразователь LUT

ПЛИС Стр.11

Запоминающее устройство, хранящее значения искомых функций, считываемые по адресу аргументу. Можно использовать как память. 2m*n имеет m адресных входов и n выходных линий, те можно хранить n функций от m переменных.

ФБ на основе 4in-LUT

Обычно ФБ составлены из транзисторных пар, выделяемых из цепочек транзисторов на которых собираются КМОП-схемы логических элементов. Это типичный пример ФБ с триггерной памятью. Большой плюс: их можно использовать как память.

На таких ФБ можно реализовать:

Любую функцию с числом аргументов до 4 включительно Такую же + функцию с число аргументов до 3 Любую функцию 5 аргументов

Любую функцию 4 аргументов + некоторые функции 6 аргументов + некоторые функции 9 аргументов.

ПЛИС Стр.12

Система межсоединений Сегментированные линии связи, объеденные переключательными блоками

(ключами). Как правило система имеет иерархический характер, имея в себе различные длины сегментов.

Одинарной длины соединяют ФБ между собой или горизонтальными линиями, соединяющие переключательные блоки ПБ Двойной длины соединяют ПБ через один

Длинные линии используют для соединения областей кристалла между собой

Переключательные блоки programmable switching matrix. Состояние транзисторов задается при конфигурации ПЛИС триггерами, которые управляют затворами.

Блоки ввода/вывода Обеспечивают интерфейс между выводами корпуса и внутренними логическими

ПЛИС Стр.13

схемами. Каждому выводу дается БВВ, который может быть конфигурирован как вход, выход или двунаправленный вывод. БВВ имеет:

Выходной и выходной буферы Триггеры Мультиплексоры Логическое ИЛИ Элемент задержки

Схемы pull-up, pull-down

Порты ввода/вывода сгруппированы в блоки дифференциальных пар, но могут работать независимо. БВВ структурно разделяется на электрическую и логическую части (электрическая начинается там где буферы).

Интерфейсные блоки

Типа ethernet, DDR, гигабитные приемо-передатчики. Я не шарю как это ↓ работает.

ПЛИС Стр.14

Основные свойства:

ПЛИС системного уровня – блочная память и интерфейсы. Самые производительные ПЛИС имеют встроенные hard-IP

Используют LUT

Память конфигурации: внешнее ПЗУ, внутренняя регистровая Долго включаются из-за загрузки из flash

Высокие рабочие частоты Сферы применения:

Цифровая обработка сигналов Системы на кристалле Суперкомпьютеры, ИИ

Макетирование специализированных микросхем

8.Конечные автоматы, разновидности, способы задания, области применения

Конечный автомат (finite state machine) – абстракция, описывающая систему, которая имеет вход, выход и конечное число внутренних состояний, а также функции переходов между состояниями.

КА состоит из 2 блоков комбинационной логики: логики перехода в следующее состояние и выходной логики.

X – множество входных воздействий

Y– множество выходных сигналов

S – конечное множество состояние

δ – функция переходов, определяет переход автомата из одного состояние в другое под действием входного сигнала λ – функция выходов, определяет зависимость выходного сигнала автомата от

текущего состояния и входного сигнала Способы задания конечных автоматов

1)Таблица переходов состояний, в общем случае две: таблица переходов и таблица выходов

2)Диаграмма перехода состояний – представление конечного автомата в виде графа, вершины которого соответствуют состояниям, а ребра – переходам

Автомат Мура – автомат, в котором выходные сигналы зависят только от текущего состояния Автомат Мили – автомат, в котором выходные сигналы зависят от текущего состояния

автомата и текущего значения входных сигналов

ПЛИС Стр.15

Пример автомата: светофор Состояния: стоит, идет

Входные сигналы: зеленый, желтый, красный Выходные: начало движения, продолжение движения, ожидание, остановка.

Применение конечных автоматов на ПЛИС Устройства управления индикаторами, механизмами и прочими процессами Управление процессом приема, передачи данных

Управление потоками данных в вычислительных системах

9.Источники тактирования, критический путь, конвейеризация.

Contamination Delay задержка реакции tcd – время переходного процесса с момента изменения входов до момента, пока выход не начнет меняться

Propagation delay задержка распространения tpd – время, после прошествия которого на выходе будет стабильный результат Синхронизация используется для обеспечения предсказуемого времени вычислений в

комбинационных блоках и сохранения результатов в регистрах. Для этого нужен источник тактовой частоты – clk

В качестве генератора стабильной частоты используют кварцевые или микромеханические генераторы (типа RC я хз??)

ПЛИС Стр.16

Критический путь соответствует цепи с наибольшей задержкой и является самым медленным. Он ограничивает скорость с которой работает схема.

Конвейеризация (временной параллелизм) предполагает разделение задачи на несколько стадий, т.е. несколько задач могут выполнятся одновременно.

Пусть система имеет задержку L. При отсутствии конвейеризации пропускная способность будет 1/L. Система с конвейеризацией (в идеальном случае) разбивается на N стадий одинаковой длины. Тогда пропускная способность будет N/L. Часто такое невозможно, так что если самый длинный этап имеет задержку L' то пропускная способность будет 1/L'.

Временной параллелизм хорош тем, что не требует увеличения аппаратных затрат для увеличения скорости работы. Регистры (между блоками комбинационной логики) разделяют схему на короткие стадии, которые могут работать на более высокой тактовой частоте. Регистры не позволяют токенам (группа входов, обрабатываемая для того, чтобы получить группу выходов) разрушаться раньше времени.

Задержкой распространения в конвейере называют latency – задержка в единицах тактов между подачей входных данных и получением соответствующих выходных.

10.JTAG – интерфейс, стандарты, с ним связанные, и метод граничного сканирования

JTAG появился как дополнительный встраиваемый элемент внутрь МС для тестирования, т.к. погрешности изготовления стали очень дорогими.

JTAG – Joint Test Action Group – группа инженеров которые разрабатывали стандарт проверки МС на работоспособность.

ПЛИС Стр.17

ТСК test clock input — синхронизация передачи данных и команд

TMS test mode select — выбор режима передачи (по переднему фронту TСК) TDI test data input — вход данных и команд (по переднему фронту ТСК)

TDO test data output — выход данных, команд или состояния (по заднему фронту ТСК) TRST test reset — сброс в исходное состояние

Режимы работы:

Самотестирование БИС, режимы записи, чтения внутрисистемных запоминающих устройств и т.д.

Режим тестирования соединения БИС между собой Режим тестирования штатной работы БИС

Структура сканирующей ячейки (boundary scan cell):

Всостоянии ввода/вывода данных информация сдвигается по цепочке от предыдущей к следующей BSC-ячейке. В триггерах при другом состоянии входного мультиплексора может фиксироваться входная информация BSC-ячеек.

Врабочем режиме информация со входа ячейки передается на выход, соединяя выходной контакт БИС с внутренними ресурсами БИС, при этом входная информация ячейки может фиксироваться в триггере Т1 сдвигающего регистра. В большинстве тестовых режимов вход и выход ячейки разъединены. Входная информация ячейки может при этом фиксироваться в триггере Т1, а выходная информация будет определяться содержимым триггера Т2.

ПЛИС Стр.18

Диаграмма состояния TAP контроллера:

Условием перехода между состояниями – состояние сигнала TMS. DR – data register, IR – instruction register.

Стандарты JTAG:

BSDL boundary scan description language – язык описания организации и архитектуры граничного сканирования в рамках одиночной БИС

HSDL hierarchical scan description language – язык ориентированный на описание информационных потоков в группе БИС, объединенных JTAG-интерфейсом. Усовершенствованный по сравнению с BSDL, облегчает работу с интерфейсами, шинами и системами из множества МС.

SVF serial vector format – упрощенный способ: передача тестовой последовательности → считывание результатов → сравнение с эталоном.

Метод граничного сканирования Метод необходим для:

Проверки функциональной способности БИС через встроенные тестовые цепи Проверка качества соединений между контактами различных БИС,

ПЛИС Стр.19

смонтированных на печатной плате Считывание или установка сигналов на выходных контактах БИС в штатном режиме работы

Реализуется следующими элементами:

Источником тестовых команд (прибор: ПК, специальной оборудование, МС на плате или блок МС, отвечающий за тестирование)

Механизмом информационной связи тестируемых БИС и прибора Схемой управления JTAG-интерфейсом в каждой проверяемой МС

11.Механизм граничного сканирования

Механизм определяется организацией сканирующих ячеек. Они обеспечивают реализацию режимов тестирования.

Структура сканирующей ячейки (boundary scan cell): для полноты картины еще раз

Всостоянии ввода/вывода данных информация сдвигается по цепочке от предыдущей к следующей BSC-ячейке. В триггерах при другом состоянии входного мультиплексора может фиксироваться входная информация BSC-ячеек.

Врабочем режиме информация со входа ячейки передается на выход, соединяя выходной контакт БИС с внутренними ресурсами БИС, при этом входная информация ячейки может фиксироваться в триггере Т1 сдвигающего регистра. В большинстве тестовых режимов вход и выход ячейки разъединены. Входная информация ячейки может при этом фиксироваться в триггере Т1, а выходная информация будет определяться содержимым триггера Т2.

Интерпретацию команд из тестирующего прибора и настройку БИС на выполнение тестовой процедуры осуществляет устройство управления ГС. По сути это интерфейсный элемент между BSC-ячейками и прибором. Основные элементы – 3 регистра: IR, Bypass и DR, выходной мультиплексор и TAP-контроллер.

Регистр данных служит источником или приемником данных при выполнении в JTAGцепочках любый команд.

Организацию режимов обеспечивает дешифратор. В регистре-защелке фиксируется следующая команда к исполнению. Код очередной команды вдвигается в сдвиговый регистр – регистр команд. Одноразрядный сдвиговый регистр пропуска нужен для ускорения работы JTAG. В режиме загрузки/выгрузки данных регистр обеспечивает обходной путь для сдвигов многоразрядных данных не для БИС.

ПЛИС Стр.20