1.2 Схема на основе счетчика и ппзу
Схема, построенная на базе счётчиков и постоянного запоминающего устройства (ПЗУ, ROM), реализованного в среде Quartus II для ПЛИС семейства Cyclone II.
Основным элементом является 5-разрядный двоичный счётчик, работающий по тактовому сигналу. Счётчик формирует последовательность состояний от 0 до 20, после чего происходит переход в начало диапазона, обеспечивая циклический режим работы.
Выходные разряды счётчика используются как адресные входы ПЗУ. ПЗУ реализовано в виде LPM_ROM и содержит заранее заданную таблицу истинности, определённую с помощью файла инициализации памяти (.mif). В ячейках памяти хранится однобитный выходной сигнал, принимающий значение “1” только для заданных адресов (0, 6, 11, 15, 18, 20), и “0” для остальных состояний.
Рисунок 6 - Схема узла на основе двоичного счётчика и ППЗУ.
Узел был синтезирован в Quartus II (Рисунок 2).
Рисунок 7 - СХЕМА НА ОСНОВЕ СЧЕТЧИКА И ППЗУ
После компиляции схемы узла, было проведено временное моделирование его работы. Соответствующие результаты представлены на рисунке 8.
Рисунок 8 - результат временного моделирования для схемы на основе счетчика и ППЗУ
Рисунок 9 - результат компиляции
1.3 Описание основных элементов библиотеки сапр quartus II
Счетчик
В библиотеке LPM-модулей счетчик представлен мегафункцией LPM_COUNTER, находящейся в разделе megafunction / arithmetic. В этой мегафунции используются порты: входы: clock, asynchronous clear и выход q, разрядность выходного сигнала – 5. Каждый тактовый импульс от ГТИ увеличивает его состояние на единицу. При достижении значения 21 формируется сигнал сброса, возвращающий счётчик в исходное состояние, благодаря чему длительность цикла составляет ровно 21 период тактовой частоты.
ППЗУ
Программируемое постоянное запоминающее устройство (ППЗУ), реализованное на базе элемента ROM, используется для хранения битовой маски разрешённых состояний счётчика. Память организована как массив адресуемых ячеек, где адресный вход формируется 5-разрядным выходом счётчика (0…20).
Разрядность слова в ROM составляет 1 бит, который используется как выходной сигнал схемы. В каждой ячейке памяти хранится логическое значение функции: «1» на адресах, соответствующих заданным номерам импульсов (0, 6, 11, 15, 18, 20), и «0» на остальных адресах.
ROM реализует табличное задание логической функции от состояния счётчика и имеет входы: address (адресная шина), clock (тактовый сигнал синхронизации) и enable (разрешение работы памяти). Выход ROM формирует последовательность импульсов, соответствующую заданной временной диаграмме.
Дешифратор
Дешифратор с прямыми выходами формирует на своих выходах полную систему конъюнктивных термов от входного двоичного кода, поступающего с выхода счётчика. В результате его работы активным становится только один выходной сигнал, соответствующий текущему состоянию входного кода, а остальные выходы находятся в неактивном состоянии.
Для формирования выходного сигнала схемы используется логический элемент ИЛИ, на входы которого подаются выбранные выходы дешифратора, соответствующие конституентам «1» заданной переключательной функции. Таким образом, выходной сигнал принимает значение логической «1» только для заданного набора состояний счётчика.
Данная реализация позволяет получить логическую функцию в виде совершенной дизъюнктивной нормальной формы (СДНФ), при этом структура счётчика и дешифратора остаётся неизменной, а изменение функции осуществляется только за счёт выбора подключаемых выходов дешифратора.