КП регистр сдвига / СТАРЫЙ КУРСАЧ / 4 продолжения стр 17-22

РАЗДЕЛ 5. ЗАПОМИНАЮЩИЕ ЭЛЕМЕНТЫ РАЗРАБАТЫВАЕМОГО РЕГИСТРА

Воспользуемся продукцией из каталога ОКБ «Экситон» в качестве запоминающих элементов разрабатываемого регистра. Рассмотрим ранее указанный регистр на рисунке 2.7 и его основные характеристики. Данный регистр является восьми битный сдвиговый регистр, состоящего из восьми D-триггеров в одном корпусе. Восемь D-триггеров с прямыми и инверсными выходами. Выполнен по технологии КМОП. Предназначены для применения в радиоэлектронной аппаратуре специального назначения.

Основные характеристики:

- диапазон напряжений питания от 2,0 В до 6,0 В;

- предельное напряжение питания до 7,0 В;

- диапазон рабочих температур от -60 °С до + 125 °С;

- максимальная тактовая частота ≤ 35 МГц при UCC = 6,0 B, CL = 50 пФ, T = 25 °C;

- выходное напряжение низкого уровня ≤ 0,26 В при UCC = 6,0 B, IO = 5,2 мА, T = 25 °C;

- выходное напряжение высокого уровня ≥ 5,48 В при UCC = 6,0 B, IO = 5,2 мА, T = 25 °C;

- предельное значение входного и выходного напряжений от -0,5 В до (UCC + 0,5) В.

Запоминающий элемент – часть памяти, предназначенная для сохранения одного бита информации.

Бит – элементарный информационный объём, соответствующий одному разряду двоичного числа.

Простейшая схема динамической ячейки памяти на МОП-транзисторах приведена на рисунке 5.1. Хранение информации обеспечивается с помощью конденсатора С3. В ячейке используются отдельные адресные и разрядные линии записи и считывания.

Р исунок 5.1 – Динамическая ячейка памяти

В процессе записи информации от разрядной линии задержки (при разрешающем сигнале на адресной линии задержки) через открытый транзистор VT 2 обеспечивается заряд емкости С3. Считывание информации производится по разрядной линии считывания через VT 1 и VT 3 (при разрешающем сигнале адресной линии считывания). В результате основой запоминающий элемент является nМОП-транзистор VT 1 рассмотрим на рисунке 5.2. Транзисторы VT 2 и VT 3 служат для обеспечения доступа к запоминающему элементу с помощью двух линий адреса: либо адресной линии записи, либо адресной линии считывания.

Возможны следующие состояния схемы:

1. Запись информации обеспечивается подачей на адресную линию записи логической единицы. При этом в транзисторе VT 2 образуется n-канал между стоком и истоком. Тогда потенциалы истока и стока VT 2 отличаются между собой на маленькую (порядка 0,2 В) величину падения напряжения открытого транзистора. В это же время на адресную линию считывания должен подаваться сигнал логического нуля для изоляции VT 1 от разрядной линии считывания. При этом возможны два случая:

1. Запись "0" осуществляется подачей соответствующего, близкого к потенциалу земли, напряжения на разрядную линию записи. Иными словами, на затвор транзистора VT 1 подается потенциал земли, при этом потенциал на затворе и истоке транзистора VT 1 одинаков, конденсатор, обкладками которого служат затвор и подложка транзистора VT 1, не заряжен. Такое состояние схемы принимается за нулевое. *

2. Запись "1" обеспечивается комбинацией сигналов:

– адресная линия записи равна «1» и разрядная линия записи равна «1». При этом VT 1 открыт, конденсатор С заряжен из-за разности потенциалов примерно 5 В между затвором и подложкой. Такое состояние схемы принимается за состояние логической единицы.

Рисунок 5.2 – Запоминающий элемент динамического ОЗУ на МОП-транзисторах

2. Чтение информации обеспечивается подачей на адресную линию чтения логической единицы. В этом случае n-канал между стоком и истоком образуется в транзисторе VT 3. В это же время на адресную линию записи должен подаваться сигнал логического нуля для изоляции VT 1 от разрядной линии записи. Тогда в силу того, что потенциалы истока и стока транзистора VT 3 практически одинаковы, состояние на разрядной линии считывания определяется состоянием схемы в предыдущий момент времени:

– при чтении "0" конденсатор между затвором и подложкой VT 1 не заряжен. Поэтому по разрядной линии считывания протекает малый ток. При этом он преобразуется схемами обрамления в уровень логического нуля.

– при чтении "1" конденсатор между затвором и подложкой VT 1 разряжается через открытые VT 1 и VT 2. Больший ток разряда на линии преобразуется схемами обрамления в уровень логической единицы.

3. Хранение информации обеспечивается комбинацией сигналов: адресная линия записи равна адресной линии чтения равна нулю. При этом VT 2 и VT 3 закрыты, конденсатор между затвором и подложкой VT 1 заряд не изменяет. Поскольку в действительности токи утечки в VT 1 весьма существенны, для реальной работы данного ОЗУ нужно постоянно, через определенные промежутки времени (в пределах 2 миллисекунд) подпитывать конденсатор на транзисторе VT 1, компенсируя утечку заряда. Этот процесс называется регенерацией. Осуществляется он с помощью специальных схем, которые могут быть и внешними, и внутренними для БИС ОЗУ.

В данном разделе были подобраны запоминающие элементы, микросхемы 1564ТМ8 приведены основные характеристики данной микросхемы.

РАЗДЕЛ 6. РАЗРАБОТКА ПРИНЦИПИАЛЬНОЙ СХЕМЫ ПОСЛЕДОВАТЕЛЬНОГО РЕГИСТРА

Altium Designer комплексная система автоматизированного проектирования (САПР) радиоэлектронных средств, разработанная австралийской компанией Altium. Ранее эта же фирма разрабатывала САПР P-CAD, который приобрёл необычайную популярность среди российских разработчиков электроники. В 2008 году фирма Altium заявила о прекращении поставки программных пакетов P-CAD, и предложила разработчикам использовать программу Altium Designer, которая появилась в 2000 году и изначально имела название Protel. В 2006 был проведён ребрендинг программного продукта и он получил текущее название, последняя версия которого называется Altium Designer 21. Сегодня Altium Designer это система, позволяющая реализовывать проекты электронных средств на уровне схемы или программного кода с последующей передачей информации проектировщику ПЛИС или печатной платы. Отличительной особенностью программы является проектная структура и сквозная целостность ведения разработки на разных уровнях проектирования. Иными словами изменения в разработке на уровне платы могут мгновенно быть переданы на уровень ПЛИС или схемы и так же обратно. Так же в качестве приоритетного направления разработчиков данной программы стоит отметить интеграцию ECAD и MCAD систем. Теперь разработка печатной платы возможна в трёхмерном виде с двунаправленной передачей информации в механические САПР (Solid Works, Pro/ENGINEER, NX и др.)

Altium Designer Custom Board Front-End Design проектирование ПЛИС, схемотехническое проектирование и моделирование Altium Designer Custom Board Implementation проектирование печатных плат и ПЛИС. [5].

В состав программного комплекса Altium Designer входит весь необходимый инструментарий для разработки, редактирования и отладки проектов на базе электрических схем и ПЛИС. Редактор схем позволяет вводить многоиерархические и многоканальные схемы любой сложности, а также проводить смешанное цифро-аналоговое моделирование. Библиотеки программы содержат более 90 тысяч готовых компонентов, у многих из которых имеются модели посадочных мест, SPICE и IBIS-модели, а также трёхмерные модели. Любую из вышеперечисленных моделей можно создать внутренними средствами программы.

Редактор печатных плат Altium Designer содержит мощные средства интерактивного размещения компонентов и трассировки проводников, которые совместно с интуитивной и полностью визуализированной системой установки правил проектирования максимально упрощают процесс разработки электроники. Инструменты трассировки учитывают все требования, предъявляемые современными технологиями разработок, например, при трассировке дифференциальных пар или высокочастотных участков плат. В состав программы входит автоматический трассировщик Situs, в котором используются наиболее прогрессивные алгоритмы трассировки печатных проводников. Принципиальным отличием последней версии Altium Designer является поддержка двунаправленной работы с механическими деталями и моделями компонентов в формате STEP, которые могут быть импортированы (экспортированы) из механических САПР. Для улучшения функций 3D-моделирования для Altium Designer в 2017 году лицензировано геометрическое ядро C3D.

Работа над всеми частями проекта ведётся в единой управляющей оболочке Design Explorer, что позволяет разработчику контролировать целостность проекта на всех этапах проектирования. Таким образом, изменения, внесённые на любом этапе разработки, автоматически передаются на все связанные стадии проекта. В дополнение к мощным средствам разработки, Altium Designer имеет широкие возможности импорта и экспорта сторонних систем проектирования и поддерживает практически все стандартные форматы выходных файлов (Gerber, ODB++, DXF и т.д.). Полностью поддерживаются все наработки в виде схем, плат и библиотек, разработанные в последних версиях P-CAD.

Схема сдвигового регистра достаточно простая, основные элементы являются D триггеры. Особенностью такого реггистра является то что выходы Q передают значение на вход D следующего D триггера. Таким образом непосредственно можно передавать значения только на один D триггер. Далее с новыми тактами таймера можно передать значенее на следующие регистры по цепочке. Сдвиговые регистры это регистры с последовательной записью, в отличии от буферных регистров позволяющих выполнять параллельную запись. Суть сдвига состоит в том, что логическая переменная (1 либо 0), записанная в i-разряде, передается в соседний справа или слева (i +1) разряд. В крайний левый или правый разряд заносится число, подаваемое с внешнего входа. Из крайнего правого или левого разряда двоичный код последовательно поступает из регистра во внешнюю цепь. [5].

Рассмотрим принципиальную схему представленную на рисунке 6.1.

В данном разделе разработана принципиальная схема последовательного регистра.

24