ПТЦА - Лекции / Лекция 5
.pdf
Синтез схем комбинационных сумматоров
Числа в любой позиционной системе счисления складываются поразрядно. Поэтому сложить любые двоичные числа можно при наличии узлов, реализующих суммирование одного разряда слагаемых с учетом возможного переноса единицы из соседнего младшего разряда в старший. К таким узлам относят одноразрядные комбинационные полусумматоры и сумматоры.
Сумматор – это узел ЭВМ, в котором выполняется арифметическая операция сложения цифровых кодов двух двоичных чисел.
Комбинационный полусумматор HS (half-summator, half-adder) предназначен для суммирования двух одноразрядных чисел. Его условное графическое изображение приведено на рисунке 1.
|
Рисунок 1 – Комбинационный двоичный полусумматор. |
На входы |
ai и bi поступают соответствующие разряды двух чисел a и b; |
выход Si |
– выход суммы ai и bi , а выход Рi 1 является выходом |
переноса. Выход переноса также называют cr или CR (от английского слова carry – перенос). Таблица функционирования полусумматора HS, изображенного на рисунке 2, имеет вид таблицы 1.
Таблица 1
ai |
bi |
Si |
Pi 1 |
0 |
0 |
0 |
0 |
|
|
|
|
0 |
1 |
1 |
0 |
|
|
|
|
1 |
0 |
1 |
0 |
|
|
|
|
1 |
1 |
0 |
1 |
|
|
|
|
На основе таблицы 1 можно записать характеристические уравнения полусумматора в СДНФ:
{S i= ai bi ai bi ,
Pi 1 =ai bi
Соответствующая функциональную схема представлена на рисунке 2, однако при построении сумматоров на интегральных схемах рекомендуется проектировать их с минимальным числом инверторов, поскольку последние являются глав ной причиной задержки сигналов.
Одноразрядный комбинационный сумматор SM (рисунок 3) предназначен для суммирования трех одноразрядных двоичных чисел: на входы аi и bi поступают значения суммируемых цифр данного i-го разряда, а на вход Pi− значение переноса из соседнего младшего разряда.
Функционирование одноразрядного комбинационного сумматора представлено таблицей 2.
Рисунок 2 – Схема полусумматора.
Рисунок 3 – Комбинационный одноразрядный сумматор и его условное обозначение.
Таблица 2
ai |
bi |
Pi |
Pi 1 |
Si |
0 |
0 |
0 |
0 |
0 |
|
|
|
|
|
0 |
0 |
1 |
0 |
1 |
|
|
|
|
|
0 |
1 |
0 |
0 |
1 |
|
|
|
|
|
0 |
1 |
1 |
1 |
0 |
|
|
|
|
|
1 |
0 |
0 |
0 |
1 |
|
|
|
|
|
1 |
0 |
1 |
1 |
0 |
|
|
|
|
|
1 |
1 |
0 |
1 |
0 |
|
|
|
|
|
1 |
1 |
1 |
1 |
1 |
|
|
|
|
|
На основе таблицы 3 можно записать характеристические функции такого сумматора в СДНФ в виде
{Si= ai bi Pi ai bi Pi ai bi Pi ai bi Pi ,
Pi 1= ai bi ai Pi bi Pi .
В универсальных арифметико-логических устройствах процессоров, входящих в комплексы интегральных схем повышенной интеграции, одноразрядные комбинационные сумматоры SM проектируются из двух полусумматоров, объединенных в один выход Si (рисунок 4).
Рисунок 4 – Построение одноразрядного сумматора на базе полусумматоров.
Многоразрядные комбинационные сумматоры делятся на последовательные и параллельные сумматоры и строятся на основе одноразрядных комбинационных сумматоров.
Последовательные многоразрядные сумматоры преобразуют последовательные коды операндов в последовательный код их суммы. Сложение двух многоразрядных двоичных чисел начинается с младшего разряда и выполняется поразрядно последовательно за столько тактов, сколько разрядов содержится в двоичном числе. Подобные сумматоры экономны в смысле количества оборудования, но имеют низкое быстродействие.
Параллельные сумматоры комбинационного типа строятся на основе
каскадного соединения одноразрядных комбинационных сумматоров. Они могут быть с последовательным, параллельным или групповым переносом. Число одноразрядных сумматоров в многоразрядном сумматоре равно числу разрядов слагаемых.
Проектируется многоразрядный сумматор путем соединения выхода, на котором формируется сигнал переноса данного разряда, с входом для сигнала переноса соседнего старшего разряда. На рисунке 5 изображена условная схема суммирования трех последовательных разрядов данных чисел.
Рисунок 5 – Схема многоразрядного комбинационного сумматора. После того как на выходах комбинационных схем формирования суммы выработан результат сложения, он обычно запоминается в отдельном триггерном устройстве.
Наибольшее распространение получили сумматоры с групповым переносом. Сумматор с групповым переносом разбивается на несколько групп сумматоров примерно равной длины. Сигнал переноса, поступающий на вход младшего разряда группы, при наличии условий распространения переноса во всех разрядах данной группы передается на вход младшего разряда соседней, более старшей группы в обход данной группы.
Впараллельных вычислительных устройствах так называемые накапливающие сумматоры производят суммирование слагаемых, поочередно поступающих на входы в параллельном коде, и запоминают результат очередного суммирования.
Впринципе возможно построение функциональных схем сумматоров, работающих в любой системе счисления, отличающейся от двоичной. На практике наибольшее распространение получили двоично-десятичные
сумматоры, использующие двоично-десятичный код. При этом используется код с избытком 6. При выполнении логических операций в этот код преобразуются числа, хранящиеся в оперативной памяти в коде 8-4-2-1. Результат передается в оперативную память также в коде 8-4-2-1.
Полусумматоры, соединенные по тракту переноса цепочки, как показано на рисунке 6, образуют схему инкрементора, условное обозначение которого показано на рисунке 7.
Рисунок 6 При уровне на входе «+1», равном 0, инкрементор пропускает поданное на
входы ai n-разрядное число А без изменения, при уровне «+1», равном 1, прибавляет к А единицу, т. е. формирует на выходе S число A+1.
На рисунке 7 показан инкрементор с последовательным переносом. По аналогии с сумматорами можно построить инкрементор с параллельным или групповым переносом. Легко построить и схему декрементора — узла, уменьшающего на 1 поданное на вход число А, если на вход «-1» займа подан единичный потенциал. Инкременторы и декременторы используются, например, при организации серий обращений к последовательным адресам памяти и для этого вводятся в состав схем микропроцессоров. Они выполняют функции счетчиков, но без запоминания результата и соответственно без потери исходного числа. Оба числа — и А, и A+1 — существуют одновременно, одно на входе, а другое на выходе схемы.
Рисунок 7