Verilog_radar1

Язык описания аппаратуры

Verilog

Часть 1

Введение в язык Verilog

Предпосылки использования языков описания аппаратуры (HDL)

использованные

100.000.000

Кризис продуктивности традиционных процедур проектирования

Как бороться с «кризисом продуктивности»?

nПереход к высокоуровневым средствам и методам проектирования:

-Использование языков VHDL, Verilog

-Использование С подобных языков (SystemC)

-Использование библиотек параметризированных модулей

-Использование библиотек готовых решений для алгоритмически сложных устройств – IP (Intellectual Property) модулей

nСовершенствование элементной базы – создание аппаратно-реализованных на кристаллах, функционально законченных и параметризуемых модулей (умножители, модули памяти, интерфейсные модули…)

История языка Verilog

nПредставлен в 1984 компанией Gateway Design Automation

nВ 1989 компания Cadence приобрела Gateway (Verilog-XL simulator)

nВ 1990 Cadence сделал язык Verilog общедоступным и в 1991 году был создан консорциум Open Verilog International (OVI) для управления спецификацией языка

n В 1993 OVI выпустил спецификацию языка 2.0

nВ 1995 IEEE принял OVI Verilog как стандарт - Verilog 1364

n В 2001 IEEE обновил стандарт – SystemVerilog n В 2005 IEEE принял новую версию стандарта

Термины

nПоведенческое описание – описание алгоритма работы устройства

nСтруктурное описание – описание проектируемого модуля в виде взаимосвязанных компонентов более низкого уровня в иерархии описаний

nКонфигурируемые (параметризируемые) описания – описания, которые позволяют изменять (настраивать) структуру и характеристики задаваемых ими модулей путем изменения значений передаваемых в описание параметров.

Поведенческое описание

n Только алгоритм работы, но не структура.

nИспользуется для синтеза и моделирования

(Synthesis, Simulation)

out1, .., outn

input1, .., inputn

if (shift_left) begin out[0] <= #5 0; for (j=1; j<8; j=j+1)

out[j] <= #5 out[j-1];

end

Терминология (синтез)

nСинтез: Преобразование описания проекта в схему на заданном элементном базисе (выбранной СБИС ПЛ).

nRegister Transfer Level (RTL): уровень описания проекта, ориентированный на синтез

nRTL Synthesis : Преобразование RTL описания в схему на заданном элементном базисе (выбранной СБИС ПЛ).

10