Международная телекоммуникатсионная конферентсия Молодеж и наука Ч.1 2015

Радиационно-стойкая электроника

В.Н. СТРЕЛЬЦОВ Научный руководитель – В.Я. СТЕНИН, д.т.н., профессор

Национальный исследовательский ядерный университет «МИФИ»

ПОДХОД К ПРИМЕНЕНИЮ ТЕХНИКИ ФИКТИВНОЙ СИММЕТРИИ В КОМБИНАЦИОННЫХ ЭЛЕМЕНТАХ В СОСТАВЕ ЛОГИЧЕСКИХ БЛОКОВ

Представлен подход к применению техники фиктивной симметрии в элементах блоков комбинационной логики КМОП СБИС. Использование подхода позволяет модифицировать элементы с учетом особенностей логической структуры и режима работы блока, в состав которого они входят.

В качестве положительной стороны разделения заряда при воздействии одиночных ядерных частиц (ОЯЧ) в суб-100 нм КМОП СБИС рассматривается эффект гашения переходных процессов (SET pulse quenching) в узлах последовательных комбинационных элементов [1].

Одним из методов усиления эффекта гашения является техника фиктивной симметрии (pseudo-symmetric design) [2], предложенная для применения в составных комбинационных элементах. Техника позволяет блокировать распространение помех от ОЯЧ, возникающих в некоторых внутренних чувствительных узлах элемента, за счет дублирования транзисторов, связанных с его выходным узлом. При этом целесообразность исключения уязвимости одних чувствительных областей при одновременном добавлении других определяется исходя из их вклада в среднюю на состояние уязвимую площадь элемента, определяемую как:

где i – входное состояние из n возможных; D – обозначение уязвимых при i стоковых областей транзисторов рассматриваемого составного элемента. Уязвимая площадь вычисляется отдельно для NМОП и PМОП транзисторов элементов, так как техника [2] рассчитана на гашение, возникающее между транзисторами одного типа.

Подход, основанный на вычислении средней площади на состояние, может стать неэффективным при использовании элементов в составе блоков. Например, для NМОП транзисторов логического элемента И, состоящего из простейших элементов И-НЕ и НЕ (см. рис. 1а), согласно (1):

), и выгодно сделать неуязвимыми области X и ‘X, продублировав транзистор с Y (см. топологию элемента И

_______________________________________________________________________

Радиационно-стойкая электроника

на рис. 1б) и получив: . Однако в блоке элементов на рис. 2а помехи с выхода И логически маскируются, когда на входе «a» лог. 0, и справедливо – в случае использования

преобразованного элемента И возникает бессмысленная издержка по площади в виде дубля области Y. На рис. 2б изображена структура с обозначенными вероятностями 1 и 0 на входах элементов: вероятность состояния 11 на входах И больше вероятностей других состояний как минимум в 3 раза, и преобразование элемента также нецелесообразно.

Для учета факторов, накладываемых структурой и режимом работы ИС, оценку применимости техники фиктивной симметрии следует проводить исходя из средней во времени уязвимой площади всего блока:

, (2)

где j – номер элемента из всех k простейших элементов, составляющих комбинационный блок; L – обозначение уязвимых относительно выхода блока областей элемента j; pi – вероятность появления состояния i на входе блока. При этом критерием допустимости дублирования областей Y некоего простейшего элемента для обеспечения неуязвимости смежных на топологии X-областей другого, если между ними возможно гашение при l из n входных состояниях блока, будет неравенство:

. (3)

Такой подход позволяет избежать избыточных затрат площади на кристалле, повышая при этом уровень помехоустойчивости блока в целом.

Список литературы

1.Ahlbin J.R., Massengill L.W., Bhuva B.L., Narasimham B., Gadlage M.J., Eaton P.H. Singleevent transient pulse quenching in advanced CMOS logic circuits // IEEE Transaction on Nuclear Science. 2009. V. 56. №. 6. P. 3050-3056.

2.Atkinson N.M., Witulski A.F., Holman W.T., Ahlbin J.R., Bhuva B.L., Massengill L.W. Layout technique for single-event transient mitigation via pulse quenching // IEEE Transactions on Nuclear Science. 2011. V. 58. №. 3. P. 885-890.

_______________________________________________________________________

122 ISBN 978-5-7262-2221-9. XIХ конференция «Молодежь и наука»

Радиационно-стойкая электроника

А.В. КОБЫЛЯЦКИЙ, Д.К. СЕРГЕЕВ Научный руководитель – Ю.М. ГЕРАСИМОВ

Национальный исследовательский ядерный университет «МИФИ»

МОДЕЛИРОВАНИЕ ПЕРЕХОДНЫХ ПРОЦЕССОВ ОТ ПОПАДАНИЯ ТЗЧ В ЛОГИЧЕСКОЙ ЦЕПИ

С ПРОЕКТНОЙ НОРМОЙ 90 нм

Проведено моделирование переходных процессов, возникающих в последовательной цепи инверторов при воздействии тяжелых заряженных частиц космического пространства. Показано влияние на параметры импульса ионизационного отклика размеров инвертора, на котором моделируется импульс тока, и коэффициента нагрузки. Определены оптимальные параметры логической цепи, разработанной по 90 нм объемной КМОП технологии.

Уменьшение топологических норм проектирования интегральных микросхем приводит к увеличению чувствительности элементов к тяжелым заряженным частицам (ТЗЧ) космического пространства [1]. Одним из наиболее существенных эффектов, возникающих в логической цепи элементов при попадании ТЗЧ, являются кратковременные импульсы напряжений. Такие импульсы возникают в результате сбора неравновесного заряда вдоль трека иона обратно смещенными pn-переходами и, перемежаясь вглубь схемы, могут вызывать функциональные сбои. Подобные эффекты следует учитывать при проектировании СБИС с повышенной сбоеустойчивостью.

Наиболее распространенным способом моделирования такого эффекта является включение идеального источника тока двухэкспоненциальной формы между стоком и подложкой закрытого транзистора, в который моделируется попадание частицы. Вариации временных (длительность нарастания/спада) параметров и амплитуды импульса тока позволяют получать различные величины моделируемого заряда от частицы.

Для моделирования переходных процессов от ТЗЧ в 90нм-КМОП технологии построена логическая цепь, состоящая из двух последовательно соединенных инверторов: первый инвертор используется в качестве исследуемого, второй – в качестве элемента нагрузки. Размеры транзисторов первого инвертора составляют 0,54 мкм × KМШТ – n-МОП и 0,67 мкм ×

KМШТ – p-МОП, что при KМШТ = 1 в 4,5 раза больше минимальных, где KМШТ – коэффициент масштабирования размеров. Размеры транзисторов

второго инвертора установлены, соответственно, в ML раз больше. Для исследования влияния размеров транзисторов (Рис.1,а) и коэффициента

_______________________________________________________________________

Радиационно-стойкая электроника

А.В. АНТОНЮК Научный руководитель – В.Я. СТЕНИН, д.т.н., профессор

Национальный исследовательский ядерный университет «МИФИ»

КЭШ ОЗУ ПО ОБЪЕМНОЙ ТЕХНОЛОГИИ КМОП 28 нм

Проведено проектирование блока кэш ОЗУ 128×32 по технологии КМОП с проектно-технологической нормой 28 нм на основе 6Т ячеек памяти. Блок предназначен для работы на тактовой частоте 1 ГГц, имеет охранные кольца для защиты от избыточного накопления заряда в приборном слое и подложке при воздействии одиночных ядерных частиц. Проведено моделирование в температурном диапазоне от -40 до 125°С при напряжениях питания от 0.8 до 1 В.

Неотъемлемой частью современных высокопроизводительных микропроцессоров является кэш ОЗУ [1]. В связи с тенденцией перехода КМОП технологии на меньшие проектные нормы встают задачи по проектированию блоков с лучшими характеристиками быстродействия, потребляемой мощности, площади на кристалле.

В результате разработана топология блока КМОП ОЗУ 128×32 с проектной нормой 28 нм в соответствии с требованиями технического задания. Суммарная площадь составляет 3588 мкм2, размеры блока - 138×26 мкм. Для предотвращения возникновения тиристорного эффекта при воздействии отдельных ядерных частиц транзисторы на подложке и в n- кармане оснащены охранными кольцами [2]. Площадь, занимаемая охранными кольцами, равна 685.2 мкм2, что составляет 18.8% от площади устройства.

Работа блока моделировалась с использованием САПР Cadеnce при напряжениях питания в диапазоне от 0.8 до 1 В и температурном диапазоне от -40 до 125°С с использованием моделей tt_hvt, ff_hvt и ss_hvt библиотеки TSMC 28 нм. Полученные при нормальной температуре для различных напряжений питания и технологических углов значения времени задержки распространения и потребляемой мощности приведены в табл. 1 и табл. 2. На рис. 1 и рис. 2 приведены характеристики быстродействия и потребляемой мощности в зависимости от температуры в диапазоне от -40 до 125°С для типичного случая (питание 0.9 В, модели транзисторов tt_hvt) и случаев минимального и максимального быстродействия (0.8 В, ss_hvt и 1.0 В, ff_hvt соответственно). С учетом изменения всех факторов (питание, температура, технологический угол) задержка распространения изменяется в пределах от 216 до 856 пс, а потребляемая блоком мощность от 2,24 до 7,45 мВт.

_______________________________________________________________________

Радиационно-стойкая электроника

Таблица 1.

Спроектированный блок имеет площадь в 2.61 раза меньшую, чем аналогичный блок кэш ОЗУ с проектной нормой 65 нм [3], а быстродействие увеличено в 1.5 раза.

Список литературы

1.Pavlov А., Sachdev M. CMOS SRAM circuit design and parametric test in nano-scaled technologies. New York: Springer, 2008.

2.Чумаков А. И. Действие космической радиации на интегральные схемы // М.: Радио

исвязь, 2004. С. 84, 85.

3.Степанов П.В. Проектирование блока ОЗУ на основе 65 нм КМОП ячеек памяти повышенной сбоеустойчивости // Труды XII Курчатовской молодежной научн. школы. М.:

НИЦКИ. 2014. С. 147.

_______________________________________________________________________

126 ISBN 978-5-7262-2221-9. XIХ конференция «Молодежь и наука»

Радиационно-стойкая электроника

М.И. ТИТОВА Научный руководитель – К.М. АМБУРКИН, аспирант

Национальный исследовательский ядерный университет «МИФИ»

ФОРМИРОВАТЕЛЬ СИНХРОИМПУЛЬСА С ГАЛЬВАНИЧЕСКОЙ РАЗВЯЗКОЙ ДЛЯ ПРОВЕДЕНИЯ

РАДИАЦИОННЫХ ИСПЫТАНИЙ

Разработан формирователь синхроимпульса с унифицированными амплитуд- но-временными параметрами выходного сигнала, обеспечивающий срабатывание контрольно измерительной аппаратуры от входного импульса произвольной формы в условиях электромагнитных помех и наводок при проведении радиационных испытаний на импульсных испытательных установках.

Одним из путей распространения наводок от испытательной установки к контрольно-измерительной аппаратуре (КИА) в процессе радиационного эксперимента является сигнал синхронизации, используемый для запуска КИА в момент действия импульса испытательного воздействия. Задача минимизации помех по этому каналу требует разработки устройства, обеспечивающего передачу сигнала синхроимпульса (СИ) с применением гальванической развязки входного и выходного контуров – формирователя сигнала СИ (ФСИ). Одним из подходов является использование оптопары, в результате чего единственной связью между контурами оказывается оптический канал. Устранение наводок по линии питания достигается путем применения независимых источников питания с разделенными линиями «земли». Использование оптической развязки и раздельных источников питания позволяет гальванически развязать контуры и, таким образом, избавиться как от помех, распространяющихся по цепи СИ, так и от помех по цепям питания и «земли» [1].

Амплитуда и длительность выходного СИ испытательных установок варьируются в широких пределах и могут быть недостаточными для открытия оптопары. С целью предотвращения потерь СИ малой амплитуды/длительности, а также унификации амплитуды и длительности выходного сигнала в составе ФСИ использована микросхема таймера NE555, работающего в режиме одновибратора [2]. Длительность вырабатываемого импульса определяется значением постоянной времени RC-цепи на входе таймера [2] и для указанных номиналов составляет 50 мкс. Принципиальная схема разработанного формирователя СИ приведена на рис.1, а.

Апробация макета ФСИ, фотография внешнего вида которого показана

_______________________________________________________________________

Радиационно-стойкая электроника

на рис. 1,б, проводилась при подаче на вход тестового импульса амплитудой 1,2 В и длительностью 100 нс.

а) б)

Рис. 1. Электрическая принципиальная схема (а) и внешний вид макета (б) ФСИ с гальванической развязкой

Синхронные осциллограммы входного и выходного сигналов ФСИ показаны на рис. 2, характеристики ФСИ приведены в таблице. Макет ФСИ обеспечивает генерацию выходного сигнала, избавленного от помех при входном сигнале амплитудой от 1 В и длительностью от 50 нс.

Разработанный ФСИ с гальванической развязкой позволит повысить информативность и достоверность результатов радиационных испытаний в условиях электромагнитных помех и наводок импульсных испытательных установок.

Список литературы

1.Отт Г. Методы подавления шумов и помех в электронных системах. М.:Мир. 1979.

2.Reference manual. xx555 Precision Timers. Texas Instruments, 2015. URL: http://www.ti.com/lit/ds/symlink/ne555.pdf (дата обращения: 20.11.2015).

_______________________________________________________________________

128 ISBN 978-5-7262-2221-9. XIХ конференция «Молодежь и наука»

Радиационно-стойкая электроника

К.Э. ЛЕВИН Научный руководитель – В.Я. СТЕНИН, д.т.н., профессор

Национальный исследовательский ядерный университет «МИФИ»

ПОМЕХОУСТОЙЧИВЫЙ БЛОК ШИФРАТОРА (N, K) ПО ТЕХНОЛОГИИ 28 нм КМОП

Приведены результаты моделирования восьмивходовых элементов для блока шифратора декодера ХСЯО (72,64) по проектным нормам КМОП 28 .

Эффективным широко используемым на практике способом снижения влияния сбоев данных в ОЗУ под воздействием одиночных ядерных частиц является использование помехоустойчивого кодирования и декодирования данных при записи и чтении из ОЗУ [1]. Снижение проектных норм до 28 нм КМОП привело резкому увеличению частоты одиночных сбоев КМОП элементов памяти, комбинационной логики и триггеров под воздействием одиночных ядерных частиц.

В данной работе были рассмотрены и спроектированы 8-входовые логические элементы 8И-НЕ и 8ИЛИ-НЕ с различной логикой, рассмотрены их реакции на эффекты воздействия одиночных ядерных частиц.

8-входовые элементы являются базовыми для проектирования помехоустойчивых блоков шифраторов с различными разрядностями. В обобщенном виде функциональные схемы 8-входовых логических элементов 8И, 8ИЛИ-НЕ для дешифраторов линейных декодеров могут быть представлены в условном графическом обозначении, приведенном на рис. 1.

Рис. 1. Восьмивходовые логические элементы: (а) И; (б) ИЛИ-НЕ

Были спроектированы различные варианты логических элементов. Логический элемент 8И-1, выполнен на основе двух элементов 4И и одном элементе И, состоит из 30 транзисторов. Элемент 8И-2 из двух элементов 4И и одно элемента И, выполненного на двух инверторах и элементе ИЛИ-НЕ, состоит из 32 транзисторов. Логический элемент 8И-3, выпол-

_______________________________________________________________________