Отчеты / ЛАБ8

11

F<=y[1];

else if (in[7] & ~in[6]) F<=Q[1];

else F <= S[1]; state <=4; end

4:begin C_out <=1'b0; state <=5;

end

5:begin C_out <= 1'b1; if (in[7] & ~in[6]) begin

state <=0; F<=Q[2]; end

else begin state <=6; if (~in[7] & in[6]) F<=y[2];

else if (~in[7] & ~in[6]) F<= cntOP[2];

else F <= S[2];

12

end end

6:begin C_out <=1'b0; state <=7;

end

7:begin C_out <= 1'b1; if (in[7] & in[6])

begin

F <= S[3]; state <=0; end

else begin state <= 8; if (~in[7] & in[6]) F<=y[3];

else if (~in[7] & ~in[6]) F<= cntOP[3];

end end22

8:begin C_out <=1'b0; state <=9;

end

13

9: begin C_out <= 1'b1; if (~in[7] & ~in[6]) F<= cntOP[4];

else if (~in[7] & in[6]) F<=FB;

state <=0; end

default: state <= 0; endcase

end

assign cntout = RD & C_int;

assign x1 = ~in[0] & in[1] & ~in[2] & in[3] & ~in[4]; assign x2 = in[0] & in[1] & ~in[2] & in[3] & ~in[4]; assign x3 = ~in[0] & in[1] & ~in[2] & ~ in[3] & in[4]; assign x4 = in[0] & in[1] & ~in[2] & ~in[3] & in[4]; assign x5 = ~in[0] & in[1] & in[2] & in[3] & ~in[4]; assign x6 = in[0] & in[1] & in[2] & in[3] & ~in[4]; assign x7 = ~in[0] & in[1] & in[2] & ~in[3] & in[4]; assign x8 = in[0] & in[1] & in[2] & ~in[3] & in[4]; assign x9 = in[0] & ~in[1] & ~in[2] & in[3] & ~in[4]; assign x10 = in[0] & ~in[1] & ~in[2] & in[3] & in[4];

14

assign x11 = ~in[0] & in[1] & ~in[2] & in[3] & in[4]; assign x12 = in[0] & in[1] & ~in[2] & in[3] & in[4]; assign x13 = in[0] & ~in[1] & in[2] & in[3] & ~in[4]; assign x14 = in[0] & ~in[1] & in[2] & in[3] & in[4]; assign x15 = ~in[0] & in[1] & in[2] & in[3] & in[4]; assign x16 = in[0] & ~in[1] & in[2] & ~in[3] & in[4]; assign y[0] = x2 | x4 | x6 | x8 | x10 | x12 | x14 | x16; assign y[1] = x3 | x4 | x7 | x8 | x13 | x14 | x15 | x16; assign y[2] = x5 | x6 | x7 | x8 | x13 | x14 | x15 | x16; assign y[3] = x9 | x10 | x11 | x12 | x13 | x14 | x15 | x16;

assign FB = ~(x1 | x2 | x3 | x4 | x5 | x6 | x7 | x8 | x9 | x10 | x11 | x12 | x13 | x14 |x15 | x16);

always_ff @(posedge cntout) if (R)

cntOP <= 5'b0;

else cntOP <= cntOP + 1'b1; endmodule

15

После компиляции кода было проведено моделирование в двух режимах timing и functional. На рисунках 7 и 8 представлено моделирование в двух режимах.

Рисунок 7 - Результат моделирования кода в режиме timing.

Рисунок 8 - Результат моделирования кода в режиме functional.

16

Заключение

В ходе выполнения лабораторной работы были получены умения совместно применять устройства средней степени интеграции, была построена схема устройства средней степени интеграции и было описано устройство средней степени интеграции на System Verilog.

Был написан отчёт согласно ОС ТУСУР 01-2021.