LS-Sb87104

После расчета d1i и d1j значения скорости и периода необходимо преобразовать в двоичную или шестнадцатеричную систему для последующей загрузки в PCT, пример такого перевода приведен в табл. 2.3.

3. ВЫБОР ЭЛЕМЕНТОВ ПРИНЦИПИАЛЬНОЙ СХЕМЫ

3.1. Выбор элементной базы

По заданию счетчики и контроллер клавиатуры должны выполняться на ПЛИС (программируемые логические интегральные схемы) фирмы Altera.

ПЛИС семейства MAX7000 являются первыми сложными CPLD (CPLD – complex programmable logic devices) фирмы Altera, выполненными по техно-

логии ПЗУ с электрическим стиранием (EPROM). В настоящее время выпус-

каются ПЛИС MAX7000, MAX7000A, MAX7000B, MAX7000E, MAX7000S.

Семейства MAX7000A и MAX7000B рассчитаны на работу в системах с напряжением питания 3.3 и 2.5 В соответственно, ПЛИС MAX7000S является

- 11 -

y1, сигнал же x2 не изменяется на интервале работы MvT0 , поэтому на вход R триггера с выходом Q7 в этом случае следует подать сигнал x2 .

Схему выполним на макроэлементах (МЭ) фирмы Altera, используя графический режим и используя макроэлементы (МЭ), предоставляемые папка-

ми Prim, Mf (megafunction), Edif (electronic design interchange format) и mega_LPM:74161. Двоичный 4-разрядный счетчик выполнен на макроэлементе 74161, а D-триггеры – на макроэлементе 7474 (два D-триггера с пря-

мым Q и инверсным Q выходами; инверсные сигналы обозначаются как QN). На рис. 3.1 представлена синтезированная схема; временные диаграммы, приведенные на рис. 3.2, поясняют работу счетчика. Пока сигнал x1 = 0, в счетчик записывается число d = 11, и счетчик имеет 5 внутренних состояний: 11, 12, 13, 14 и 15, т. е. делит на 5. С каждым приходом сигнала x1 = 1 в счетчик записываются числа d = 10 при x2 = 1 ( x2 = 0) или d = 12 при x2 = 0 ( x2 = 1), при этом происходит изменение коэффициента деления на 6 или на

4соответственно.

Врассмотренном счетчике основное влияние на максимально допустимое значение частоты тактового сигнала H оказывают задержки в счетчике и

ЛЭ НЕ сигнала переноса P4, а также задержка в триггерах, формирующих данные. Время переходных процессов в синхронных автоматах не должно превышать периода тактового сигнала, поэтому указанная задержка резко снижает максимальное значение частоты тактового сигнала. Для определения

Рис. 3.1. Счетчик с тремя модулями пересчета Mv = 4, 5 и 6

- 14 -

Рис. 3.2. Временные диаграммы работы счетчика по mod 4, 5, 6

граничной частоты тактового сигнала подсчитаем значения длительностей переходных процессов в схемах, формирующих сигналы L = 0 и сигналы данных, загружаемых в счетчик (эти значения берутся при моделировании в пакете Max+plus II. Формирование сигнала L = 0 (в наносекундах):

t зL = t зP4 + t зНЕ = 7.4 + 5 = 12.4,

а формирование данных (в наносекундах):

t зD0,1,2 = t зP4 + t зТР = 7.4 + 2.8 = 10.2.

Наибольшее значение задержки в 12.4 нс ограничивает частоту тактового сигнала величиной fmax = 80 МГц. В табл. 3.4 представлены задержки, получаемые при временном анализе (Delay Matrix).

Используя результаты временного анализа (максимальная задержка формирования данных D2-0 составляет 7.8 нс), позволяет считать максимальную частоту работы делителя 120 МГц, хотя в результате анализа указывается частота 93.45 МГц, что можно объяснить лишъ тем, что имея два тактовых сигнала CLK и сигнал x1 , анализатор при вычислении минимального периода тактовой частоты производит сложение величины задержки данных относительно сигнала CLK и задержки сигнала Q4 относительно сигнала x1 .

Поэтому граничную частоту следует считать равной 1/7.8 128 МГц. Увеличить быстродействие счетчика с программируемым модулем пере-

счета можно с помощью дополнительного D-триггера [3], используемого для задержки сигнала переноса P4 на один такт (рис. 3.3). В этом случае модуль

- 15 -

Рис. 3.5. Счетчик по mod 9, 10, 11

Рис. 3.6. Временные диаграммы работы счетчика по mod 9, 10, 11

Таблица 3.8

Результаты временного анализа схемы рис. 3.5

Результаты временного анализа схемы на рис. 3.5, представленные в табл. 3.8, позволяют определить граничную частоту работы схемы f =

= 1/7.8 109 128 МГц.

Для быстродействующего счетчика из табл. 3.7 находим

D3 = y1 y2 , D2 = D1 = y1 y2 , D0 = y1.

По схеме счетчика, представленной на рис. 3.7, определяем граничную частоту работы величиной 140 МГц (определяется длительностью переходных процессов): задержка формирования сигнала L = 0 (в наносекундах)

tзL = t зТР = 2.8,

-18 -

Рис. 3.7. Быстродействующий счетчик по mod 9, 10, 11

Рис. 3.8. Временные диаграммы работы быстродействующего счетчика по mod 9, 10, 11

Таблица 3.9

Результаты временного анализа схемы рис. 3.7

задержка формирования данных (в наносекундах):

t зD0,1,2 = t зТР + t зТР = 2.8 + 2.8 = 5.6.

На рис. 3.8 представлены временные диаграммы работы быстродействующего счетчика. Загрузка данных происходит в состоянии = 15 (Fh); при значе-

нии сигнала x1 = 0 записывается число d = 8, тем самым задавая Mv = M0 = 10, а при x1 = 1 записывается d = 7 или d = 9, что переключает Mv на 9 или 11.

3.3.Синтез счетчика по mod М0

Взависимости от выбранного при расчетах значения М0 = 5 или 10 мо-

гут быть построены 2 схемы.

Счетчик по mod 5 (рис. 3.9, а) строится на макроэлементе 74169 с записью в него числа d = 4 (рис. 3.10). Граничная частота такого счетчика ограни-

- 19 -

Рис. 3.9. Делители на M0 = 5 (а) и M0 = 10 (б) на МЭ фирмы Altera

Рис. 3.10. Временные диаграммы работы делителя на M0 = 5

Таблица 3.10 Результаты временного анализа схемы рис. 3.9, а

Рис. 3.11. Временные диаграммы работы делителя на M0 = 10

Таблица 3.11 Результаты временного анализа схемы рис. 3.9, б

чивается только задержкой сигнала L = 0: t з = t зP4 = 7.6 нс; (fmax ≤ 131 МГц). Счетчик по mod 10 (рис. 3.9, б) строится на макроэлементе 74168, который является счетчиком по mod 10, поэтому загрузка отсутствует (рис. 3.11). Граничная частота определяется частотой работы самого счетчика и равна 175 МГц. В табл. 3.10 и 3.11 приведены значения задержек сигнала в схемах

счетчиков по mod М0.

- 20 -