Добавил:

ivanov666 Опубликованный материал нарушает ваши авторские права? Сообщите нам.

Вуз:

Сибирская государственная автомобильно-дорожная академия

Предмет:

[НЕСОРТИРОВАННОЕ]

Файл:

2160.pdf

Скачиваний:

Добавлен:

07.01.2021

Размер:

3.56 Mб

Скачать

☆

<<< < Предыдущая 12 / 62 3 4 5 6 > Следующая >>>

Pр 0.

Практическое занятие №4 БАЗОВЫЕ ЭЛЕМЕНТЫ ТТЛ- И КМОП-ЛОГИКИ

Цели занятия: изучение особенностей элементной базы ТТЛлогики и КМОП-логики, анализ их возможностей, достоинств и недос-

татков.
С
Краткие теоретические сведения
Для построен я базового элемента в ТТЛ-логике используются
биполярные транз сторы, а в КМОП-логике – полевые МОП-
времени		р	R
транз сторы. Транз сторы здесь работают в ключевом режиме, то есть
большую часть	находятся либо в состоянии отсечки (разомкну-

тое состоян е контактов ключа), либо в состоянии насыщения (замкнутое состоян е). Чем короче переходный режим транзисторного ключа

(время на замыкан е размыкание), тем выше его быстродействие.

В замкнутомбАсостоянии потребляемая мощность ключа Pз I2R, где ток I в цепи транзистора имеет некоторое постоянное максимальное значение, а сопротивлениеДтранзистора R 0. Но тогда и Pз 0.

В разомкнутом состоянии потребляемая мощность ключа P U2 ,

где напряжен е U между контактами имеет некоторое постоянное максимальное значение, а сопротивление транзистора R . Но тогда

Следовательно, транзисторный ключ потребляет мощность в основном в переходных режимах, и чем выше его быстродействие, тем ниже будет его энергопотребление.

Интегральная схема, реализующая базовый элемент -НЕ ( ЛИНЕ), может быть собрана на транзисторныхИключах с высоким быстродействием. При подключении к ней нестандартной нагрузки может возникнуть несоответствие ее логических уровней с логическими уровнями подключаемой цифровой схемы. Низкий уровень сигнала в цифровых схемах воспринимается как логический нуль, а высокий – как логическая единица. Эти уровни в различных цифровых интегральных схемах могут быть разными, что препятствует их соединению в единое цифровое устройство.

Любая нагрузка, отличная от цифровых интегральных схем, для конкретной цифровой схемы является нестандартной нагрузкой. Так, нестандартной нагрузкой являются: светодиоды, элементы индикации, управляющие обмотки реле, схемы управления приводами. Для обеспечения возможности подключения такой нагрузки к цифровой инте-

гральной схеме необходимо, чтобы эта схема могла формировать тре-
буемые для этой нагрузки логические уровни.
Базовый элемент ТТЛ-логики (И-НЕ)
В стандартном логическом элементе ТТЛ (рис. 1.11) формируются
активные логические уровни.
С							+5В
				R1	R2		R4
				R1	R2	VT3
				VT1		VT3
		Uвх1		VT1	VT2		VD3
					VT2		VD3
		Uвх2					Uвых
		VD1	VD2		R3	VT4
						VT4


		. 1.11. Базовый элемент ТТЛ (И-НЕ)
Рис
Н зк й уровень соответствует насыщенному (открытому) транзи-
стору VT4, при этом транзистор VT3 находится в отсечке (закрыт), и
схема формирует выходное напряжение низкого уровня, соответствую-
щее напряжению насыщения транзистора VT4
		Uвых		U4н 0,2 В,			(1.17)
где U4н напряжение на транзисторе VT4 в режиме насыщения, при-
мерно соответствует 0,2 В.
Высокий уровень на выходе схемы формируется при открытом
бА
транзисторе VT3 и закрытом VT4, в данном случае выходное напряже-
ние соответствует
		Uвых	Eп IнR4 Ud3 U3н ,				(1.18)
где Eп – напряжение питания (+5 В); IН					– ток нагрузки, зависящий от
суммарного	входного		сопротивленияДподключаемых элементов;
Ud3 – напряжение на прямосмещенном диоде VD3 (можно считать, что
оно не зависит от тока и приблизительно составляет 0,7 В для кремние-
вых диодов); U3н – напряжение на транзисторе VT3 в режиме насыще-
ния, примерно соответствует 0,2 В.					И
					И
Напряжение высокого уровня для элементов ТТЛ находится в
пределах 2,4…4 В и снижается по мере увеличения тока нагрузки. Здесь
диоды VD1 и VD2 ограничивают напряжение входа (Uвх1 и Uвх2) в отри-
цательных областях, а в положительных областях они заперты, и роли
не играют.
Многоэмиттерный транзистор VT1 (в данном случае он имеет два
эмиттерных входа) переключится в инверсный режим, если на обоих его
входах будет высокий уровень напряжения (x1 x2							1). В этом режиме
				23

он своим коллекторным током откроет транзисторный ключ VT2, через который потечет ток, часть которого потечет по базовой цепи транзистора VT4 и откроет его. Через замкнутый ключ VT4 произойдет быстрый разряд потенциала клеммы выхода (рассасывание заряда паразитной емкости). В это же время транзистор VT3 будет закрыт, так как при открытом ключе VT2 напряжение на базе VT3 упадет. В этом случае

Uвых 0,4В (y 0).

При подаче хотя бы на один из входов сигнала низкого уровня

(x1 0л бо x2	0) транзистор VT1 переключается в режим насыщения.
Его коллекторный ток понижает напряжение на базе транзистора VT2 и
закрывает его		транзистор VT4, а открытый транзистор VT3 в этом
случае будет работать в режиме эмиттерного повторителя, обеспечивая
С

передачу на выход напряжения высокого уровня Uвых 2,4В (y 1). Так м о разом, рассмотренная схема (рис. 1.11) реализует функ-

(см.

. 1.1) y15 x1

x2 x1x2 – штрих Шеффера или И-НЕ.

цию

Интегральная схема с выходом типа «открытый коллектор»

На р с. 1.12 приводится простейшая схема элементов типа «от-

крытый коллектор».

табл

Рис. 1.12. Логический элемент типа «открытый коллектор»

Как видно из схемы, здесь отсутствует верхний транзистор составного инвертора, подключенного к питанию (VT3 на рис. 1.11). Выходной вывод схемы идет непосредственно от неподключенного к другим элементам коллектора VT3 (здесь и далее имеется в виду рис. 1.12), то есть открытого коллектора, отсюда и название типа выхода. Выходной каскад схемы, состоящий из одного транзистора VT3, может находиться в двух состояниях: транзистор VT3 открыт (на выходе формируется низкий уровень, так же как при активном выходе); транзистор закрыт, выход находится в состоянии отключения (обрыва). Выходы типа «открытый коллектор» также называют пассивными, поскольку они не

формируют активного напряжения высокого уровня. Цифровые микросхемы, имеющие подобные выходы, помечаются специальным значком

– ромбом, подчеркнутым снизу (рис. 1.12).

Выходы типа «открытый коллектор» могут иметь наряду с логическими элементами регистры, дешифраторы, ПЗУ. Основное назначение таких микросхем: реализация монтажных (проводных) функций и подключение нестандартной нагрузки. При желании использовать выход

типа «открытый коллектор» как активный следует подключить внешний

резистор между данным выходом и напряжением питания, обеспечив

форм рован е акт вного уровня (рис. 1.13).

Р с. 1.13. Использование пассивного выхода как активного

иЗдесь нео ход мо учитывать, что такой элемент будет проигры-

вать обычному акт вному элементу в быстродействии, поскольку будет

иметь

по сравнению с ним величину фронта перехода с низко-

го уровня к высокому (t01) из-за того, что суммарная емкость нагрузки

большую

будет заряжаться черезАдостаточно большое внешнее сопротивление R. Монтажные функции реализуются непосредственным соединени-

ем проводников, идущих от различных элементов. На рис. 1.14 приво-

дится схема, реализующая функциюД«монтажного И», выходы несколь-

ких элементов соединены в одной точке (точка A), данная точка подключается к плюсу источника питания через сопротивление R. Следует напомнить, что непосредственное соединение обычных (активных) вы-

ходов недопустимо. И

Рис. 1.14. «Монтажное «И»

Наличие низкого уровня на выходе хотя бы одного элемента приводит к формированию низкого уровня на выходе всей схемы. Возвращаясь к рис. 1.12, можно увидеть, что при таком включении выходные транзисторы VT3 всех схем оказываются включенными параллельно

(между коллектором и эмиттером) и достаточно, чтобы открылся только один из них для формирования низкого уровня на выходе всей схемы.

Сваться в качестве ключей следующих видов: МОП-ключ с активной (резисторной) нагрузкой; МОП-ключ с динамической (МОПтранз сторной) нагрузкой; КМОП-инвертор; БиКМОП-ключ.

Комплементарные металл-оксид полупроводники. КМОП-лог ка

Полевые транз сторы с изолированным затвором могут использо-

резисторнагрузкой. В схеме такого ключа в качестве динамической нагрузки ис-

Недостатком МОП-ключа с активной нагрузкой является то, что зан мает много места на кристалле и на нем рассеивается

большая мощность. Этого недостатка нет у МОП-ключа с динамической

пользуется МОП-транзистор с таким же типом канала, что и у МОП-ключа.

рабочем Общим недостаткомАо оих рассмотренных МОП-ключей является

то, что в состоянии через них протекает постоянная составляющая тока, пропорциональная сопротивлению нагрузки. Но при последовательном включении нескольких ключей этот ток для схемы ключа в целом не нужен, так как входной ток у МОП-транзисторов равен нулю, а для их переключения требуется лишь перезарядить входную емкость. Следовательно, здесь происходит бесполезное потребление

мощности. Этот недостаток устраняется в КМОП-инверторе.

Схема

КМОП-инвертора

–

это

соединение

двух

МОП-транзисторов с каналами разной проводимости. Транзистор VT1

имеет n-канал, а VT2 – p-канал (см. рис. 1.15).

Eп

VT1

VT2

Eз

y15

		VT3
VT1 Uвых	x1	Uвых
VT1 Uвых		VT4
	x2	VT4
	x2
Рис. 1.15. КМОП-инвертор	Рис. 1.16. Базовый элемент КМОП (И-НЕ)

y x.

Эту пару транзисторов называют комплементарной (дополняющей). Отсюда и аббревиатура КМОП. Здесь стоки транзисторов VT1 и VT2 объединены в один вывод, который является выходом ключа. Затворы также объединены и образуют вход ключа. Исток транзистора VT2 соединен с шиной питания (+Eп), а исток транзистора VT1 заземлен. Выходное напряжение Uвых снимается с транзистора VT1.

Режим транзисторов подбирается таким образом, чтобы даже в переходных процессах не было моментов, когда оба транзистора открыты. Для этого напряжение питания инвертора выбирается из условия

значение	Eп	U01	U02	,	(1.17)
значение
где U01,U02 пороговые напряжения транзисторов VT1 и VT2 соответ-
Сственно. Обычное	для порогового напряжения U0 0,2Еп .

Если на затворе высокий уровень сигнала (Ез > 2,4 В), то транзистор VT1 открыт, а VT2 – закрыт, и напряжение Uвых будет иметь низкий уровень. При н зком уровне входного сигнала картина изменится на прот воположную, напряжение Uвых будет иметь высокий уровень. Следовательно, данная схема реализует логическую функцию инверсии

транзисторыбАVT1 и VT2 закрыты, а n-канальные VT3 и VT4 открыты. Тогда на выходе этой схемы удет низкий уровень напряжения, то есть y 0. При x1 x2 0 все эти транзисторы поменяют свои состояния на противоположные, при которых y 1.

На рис. 1.16 приведена интегральная схема, собранная на

КМОП-инверторе. Нетрудно видеть, что при x1 x2 1 p-канальные

Д ключи VT1 и VT2 соединены параллельноИ. Транзистор VT3 при этом

При x1 1и x2 0 транзистор VT1 открыт, поэтому участок цепи Eп VT1 y замкнут, несмотря на разомкнутый ключ VT2, так как

будет закрыт, а ключ VT4 открыт, но, так как ключи VT3 и VT4 соеди-

нены последовательно, то цепь заземления выхода схемы все равно будет разорвана. Поэтому y 1.

При x1 0и x2 1 лишь поменяются своими состояниями ключи VT1 и VT2, а также VT3 и VT4, но результат тот же – y 1. Таким образом, согласно вычисленной выше таблицы истинности, данная логическая функция (см. табл. 1.1) y15 x1 x2 x1x2 – штрих Шеффера или И-НЕ.

У биполярных транзисторов способность отдавать ток в нагрузку значительно выше, чем у МОП-транзистора. Желание избавиться от этого недостатка КМОП-логики привело к появлению БиКМОП-логики. На рис. 1.17 представлена простейшая схема БиКМОП-инвертора.

+Eп

x Ез

VT2

VT3

VT1

VT4

Uвых

Р с. 1.17. Б КМОП-инвертор

Рис. 1.18. Микросхемы И-НЕ

МОП-транзистор VT1 закрыт, поэтому в базовой

Здесь при

x 0

цепи б полярного транзистора VT4 тока нет и он закрыт, а транзисторы

VT2 VT3 открыты. Поэтому y 1, а ток в цепи нагрузки такого инвер-

лениятора будет в β раз с льнее тока в цепи нагрузки КМОП-инвертора, где β

логическойбединицы у них меньше, а уровень логического нуля больше. Поэтому БиКМОП-логика не нашла такого широкого применения, как

– коэфф ц ент ус по току биполярного транзистора VT3. Однако Б КМОП-инверторы имеют меньшее быстродействие и их

ТТЛ-логика и КМОПЛА-логика. Электронная отечественная промышленность выпускает стандартные микросхемы по четыре логических элемента И-НЕ в каждой. В микросхеме К155 3 (рис. 1.18,а) И-НЕ элементы собраны по интегральной схеме ТТЛ-логики (рис. 1.11), а в микросхеме К561ЛА7 (рис. 1.18,б) И-НЕ элементы собраны по схеме КМОП-логики (рис. 1.16).

помехозащищённость хуже, чем у КМОП-инвертора, так как уровень

	Контрольные вопросы и задания
1.	Д
	Как потребляемая мощность транзисторного ключа связана с его
	быстродействием?
2.	Какая нагрузка для цифровой интегральной схемы является не-
	стандартной?
3.	Какие транзисторные ключи используются в транзисторно-
	транзисторной логике (ТТЛ)?	И

4.	Что представляет собой выход «открытый коллектор»?
5.	Для каких целей используются интегральные схемы с выходом
	типа «открытый коллектор»?
6.	Начертите схему логического элемента И-НЕ в ТТЛ-логике и
	объясните, как эта схема работает.
7.	Назовите стандартную отечественную микросхему, реализую-
	щую базовый элемент И-НЕ в ТТЛ-логике.
	28

8.Перечислите виды ключей на МОП-транзисторах. Отметьте их достоинства и недостатки.

9.Какие два МОП-транзистора образуют комплементарную пару? 10.Начертите схему КМОП-инвертора и объясните, как эта схема

	работает.
11.	Чему равен входной ток в МОП-транзисторе?
С
12.	Начертите схему логического элемента И-НЕ в КМОП-логике
	и объясните, как эта схема работает.
13.	Назов те стандартную отечественную микросхему, реализую-

щую базовый элемент И-НЕ в КМОП-логике. ки14.Нап ш те условие, при котором в схеме элемента И-НЕ в

КМОП-лог ке (рис. 1.16) транзиторные ключи VT1 и VT2 одновременно не могут ыть открытыми.

15.В чем пр нц пиальная разница в свойствах БикМОП-логики и КМОПб-лог ?

16.Начерт те схему БикМОП-инвертора и объясните, как эта схема ра отает.

АПрактическое занятие №5

ШИФРАТОРЫ, ДЕШИФР ТОРЫ, МУЛЬТИПЛЕКСОРЫ, ДЕМУЛЬТИПЛЕКСОРЫ

памяти, применяемых в микропроцессорных системах в качестве коммутационных устройств; усвоение методики их построения из базовых логических элементов.

Цели занятия: закреплениеДзнаний о логических автоматах без

Краткие теоретические сведения	И

Шифратором называется КЛУ (логический автомат без памяти) с n

выходами и 2n входами. В частности, при n = 3 шифратор на схеме может быть представлен таким обозначением (рис. 1.19).

Шифратор номер входа, на который подается сигнал, преобразует в двоичный код. Например, сигнал, поступивший на вход d6, даст на выходе код 110 (q2 = 1, q1 = 1, q0 = 0), что соответствует числу 6 в двоичной системе счисления. Аналогично при d3 = 1 на выходе будет про-

читано q2 = 0, q1 = 1, q0= 1, а при d0 = 1 получим q2 = 0, q1 = 0, q0= 0.

Дешифратор – это КЛУ с n входами и 2n выходами. Он осуществляет действие, обратное шифратору – выставляет логическую единицу на тот вывод, номер которого в виде двоичного кода поступил на его вход. При n = 2 (рис. 1.20) дешифратор, имеющий на входе d1 = 1 и d0 = 1, выдаст на выходе q3 = 1, q2 = 0, q1 = 0, q0= 0, то есть только выход q3

будет иметь логическую единицу, так как двоичный код 11 соответствует числу 3.

DMX

q4`

Р с. 1.20. Дешифратор

(n = 2)

Рис

Рис. 1.21. КЛУ:

а – мультиплексор (n = 2);

. 1.19. Ш фратор

(n = 3)

б – демультиплексор (n = 3)

Ш фратор номер входа, на который подается сигнал, преобразует в дво чный код. Например, сигнал, поступивший на вход d6, даст на выходе код 110 (q2 = 1, q1 = 1, q0 = 0), что соответствует числу 6 в дво-

ичной с стеме сч сления. налогично при d3 = 1 на выходе будет про-

читано q2 = 0, q1 = 1, q0= 1, а при d0 = 1 получим q2 = 0, q1 = 0, q0= 0.

будет иметьбАлогическую единицу, так как двоичный код 11 соответствует числу 3.

Дешифратор – это КЛУ с n входами и 2n выходами. Он осуществ-

ляет действие, о ратное шифратору – выставляет логическую единицу

на тот вывод, номер которого в виде двоичного кода поступил на его

вход. При n = 2 (рис. 1.20) дешифратор, имеющий на входе d1 = 1 и d0 = 1, выдаст на выходе q3 = 1, q2 =Д0, q1 = 0, q0= 0, то есть только выход q3

Мультиплексор – это КЛУ, предназначенное для поочередной пе-

редачи на один выход одного из 2n входных сигналов, где n – число адресных входов. Такую передачу называют мультиплексированиемИ.

Число информационных (мультиплексированных) входов называ-

ется количеством каналов мультиплексора, а количество адресных входов – числом его разрядов. Такое КЛУ коммутирует один из информационных входов с единственным выходом, а номер коммутируемого входа определяется адресными входами.

Число разрядов мультиплексоров, входящих в стандартные серии, от 1 до 4. На рис. 1.21,а представлено обозначение двухразрядного мультиплексора. При поступлении на его адресные входы, например, кода 11 (a1 = 1, a0 = 1) с выходом коммутируется информационный вход d3, а при коде 10 – вход d2 и т.д.

Демультиплексор – это КЛУ с одним информационным входом, n адресными входами и 2n выходами (рис. 21,б). Единственный информационный вход d здесь коммутируется с одним из выходов, номер кото-

рого соответствует двоичному коду, набранному на адресных входах. Например, при коде 101 на адресных входах (a2 = 1, a1 = 1, a0 = 1) вход d коммутируется с выходом q5, при коде 011 – с выходом q3 и т.д.

Примеры на построение схем шифраторов
Шифратор с одним выходом (n = 1) – это простой провод, соеди-
С	с единственным в данном случае выходом q0, а вход d0
няющий вход d1
соединения с q0	не имеет. Поэтому, когда поступает сигнал на вход d0,

q0 = 0, а при поступлении сигнала на вход d1 – q0 = 1. Однако здесь есть одно осложнен е. При отсутствии какого-либо сигнала q0 также равно

при

нулю, как

с гнале d0. Эти разные ситуации следует различать. По-

этому схема такого ш фратора станет немного сложнее (рис. 1.22,а).

n = 1 q0

n = 2

n = 3

К555ИВ1

Рис. 1.22. Схемы шифраторов: а –

n = 1; б – n = 2

Рис. 1.23. Приоритетный

шифратор

Здесь при отсутствии входных сигналов (d0 =

d1 =0) схема ИЛИ

даст на выходебАG = 0, а при G = 1 выход q0 = d1.

На рис. 1.22,б дана схема шифратора с двумя выходами (n = 2). Эта схема собрана уже на трех КЛУ типа ИЛИ. Логика ее работы сле-

дующая. При d3	= 1 на выходах всех трех		будут единицы: G = 1,
		ИЛИ
что означает поступление сигнала, q1 = 1, q0			= 1, что означает двоичный

код на выходе 11, то есть число 3 в двоичной системе счисления. При d2 = 1 на выходе будет код 10, так как в этом случае q0 = 0, поскольку 0 0 = 0. Аналогично при d1 = 1 на выходе будет код 01, а при d0 = 1 – код 00.

Недостатком такого шифратора является то, что при одновременном поступлении на его вход не одного, а сразу нескольких сигналов на выходе может образоваться ошибочный код. Например, если на вход шифратора (см. рис. 1.22,б) подать одновременно d2 = 1 и d1 = 1, то на выходе будет код 11. Этот недостаток устраняется в приоритетном шифраторе, в котором при одновременной подаче на вход нескольких сигналов им воспринимается лишь сигнал с входа с большим номером.

Чтобы сделать рассмотренный шифратор (см. рис. 1.22,б) приоритетным необходимо при поступлении сигнала d2 = 1 заблокировать вход

d1. Такую блокировку можно осуществить с использованием микросхем И и НЕ (рис. 1.24,а).

Рис. 1.24. Схемы блокировки сигналов с меньшим номером

в приоритетных шифраторах

Чтобы уменьш ть число КЛУ в электронных схемах, элемент НЕ

часто заменяют нверсным входом в последующем элементе. Инверс-

Сные входы выходы обозначают на схемах белыми кружочками (по-

добно выходам элементов НЕ, И-НЕ, ИЛИ-НЕ). На рис. 1.24,б пред-

ставлена та же схема

локировки сигнала d1

сигналом d2, в которой ис-

бА

пользуется элемент И с инверсным входом.

Электронная промышленность выпускает стандартные микросхемы пр ор тетных ш фраторов типа К555ИВ1 (рис. 1.23). Они, в отличие от рассмотренных, имеют инверсные выводы (входы и выходы), и есть дополнительный вход E, локирующий все входные сигналы, и дополнительный выходной сигнал P – сигнал переноса в следующую такую же схему для каскадирования. Это позволяет на базе микросхемы К555ИВ1 собирать шифраторы с любым числом выходов.

Примеры на построение схем дешифраторов

Дешифратор с одним входом (n = 1) можно получить, используя

лишь один элемент НЕ (рис. 1.25,а).

d1 d0 б

Рис. 1.25. Схемы дешифраторов: а – с одним входом (n = 1); б – с двумя входами (n = 2)

Здесь при d0 = 0 сигнал поступит на выход q0, а при d0 = 0 – на q1. На рис. 1.25,б представлена схема дешифратора с двумя входами и четырьмя выходами (n = 2, 2n = 22 = 4). Ее особенность в том, что в ней имеются два управляющих сигнала c0 и c1, каждый из которых блокиру-

ет все выходы этой схемы. Стандартная микросхема ТТЛ логики К155ИД4 отличается от рассмотренной (рис. 1.25,б) лишь тем, что все ее выходы инверсные.

Примеры на построение схем мультиплексоров

Мультиплексор с одним адресным входом (n = 1 – в этом случае у

него будет 2n = 21 = 2 информационных входов d0 и d1) можно получить,

используя следующую простую схему (рис. 1.26,а).

бА

Рис. 1.26. Схемы мультиплексоров: а – с одним адресным входом a0 (n = 1);

– с двумя адресными входами a0

и a1 (n = 2)

Здесь при a0 = 0 с выходом коммутируется информационный вход

и, наконец, при a1a0 = 11 – входДd3. По тому же принципу можно построить мультиплексор с любым числом разрядовИn. Стандартная микросхема ТТЛ логики К155КП1 представляет собой четырехразрядный

d0, а при a0 = 1 – вход d1.

При построении мультиплексора с двумя входами используется та

же идея (рис. 1.26,б). При адресе a1a0 = 00 с выходом q коммутируется

информационный вход d0, при a1a0 = 01 – вход d1, при a1a0 = 10 – вход d2

мультиплексор, обеспечивающий мультиплексирование 24 = 16 информационных входов с выходом q.

Примеры на построение схем демультиплексоров

Демультиплексор легко получается из дешифратора. Достаточно добавить к дешифратору информационный вход d и соединить его со всеми конъюнкциями (И-элементами). Например, для дешифратора (см. рис. 1.25,б) таким способом получается демультиплексор, представленный на рис. 1.27,б. Как видно из данной схемы, при адресе a1a0 = 00 с входом d коммутируется выход q0, при a1a0 = 01 – выход q1, при a1a0 = 10 – выход q2 и, наконец, при a1a0 = 11 – выход q3.

Таким образом, в интегральном исполнении электронные схемы дешифратора и демультиплексора совпадают. Данное обстоятельство широко используется на практике. Например, есть такая стандартная интегральная схема К155ИД3, выполненная на базе ТТЛ логики

(рис. 1.27,а).

q15

a1 a0 б

Сd S1

Р с. 1.27. Схемы демультиплексоров: а – К155ИД3 (n = 4);

– с двумя входами (n = 2)

В этой

нтегральной схеме все выводы инверсные. Если переклю-

чатель K включен на землю, то данная схема работает как дешифратор с

четырьмя адресными входами, а при подключении с помощью этого

ключа информационного входа d эта схема работает как четырехраз-

рядный демультиплексор.

Контрольные вопросы и задания

КакоебАКЛУ называется шифратором? Как он работает?

Какое КЛУ называется дешифратором? Как он работает?

Какое КЛУ называется мультиплексором? Как он работает?

Какое КЛУ называется демультиплексором? Как он работает?

Начертите электронную схему простого шифратора с тремя вы-

ходами (n = 3).

Начертите электронную схему приоритетного шифратора с тре-

мя выходами (n = 3).

Что представляет собой микросхема К555

В1 и для чего она

используется?

Начертите электронную схему дешифратора с тремя адресными

входами (n = 3).

Что представляет собой микросхема К155

Д4 и для чего она

используется?

10.Начертите схему трехразрядного мультиплексора (n = 3).

11.Что представляет собой микросхема К155КП1 и для чего она используется?

12.Начертите схему трехразрядного мультиплексора (n = 3).

Практическое занятие №6 УММАТОРЫ. ИХ СХЕМЫ НА ЭЛЕМЕНТАХ И-ИЛИ-НЕ

Цели занятия: изучение принципов работы суммирующих цифровых схем; построение многоразрядных сумматоров, работающих в

двоичном коде.

Кратк

е теоретические сведения

называются КЛУ, реализующие арифметическую

Соперац ю сложен я в двоичной системе счисления.

Элементарной суммирующей схемой является одноразрядный по-

лусумматор, который по состоянию двух битов A и B формирует бит

суммы S

т переноса P. О означение одноразрядного полусуммато-

ра представлено на р

с. 1.28,а.

умматорами

A B C P S

A B P S

P 0 0 0 0 0

0 0 0 0

0 1 0 0 1

0 1 0 1

1 0

0 0 1

1 0 0 1

1 1 0 1 0

1 1

1 0

1 1

Рис. 1.28. Одноразрядный полусумматор:

1 1

1 1 1 д

а – обозначение; б – таблица истинности;

в – схема

Рис. 1.29. Одноразрядный сумматор:

г – обозначение; д – таблица истинности

При сложении содержимогоДбитов A и B может произойти пере-

полнение бита результата сложения S. В этом случае в бит P заносится

единица. Зависимость выходных битов P и S от входных битов A и B задана таблицей истинности (рис. 1.28,б). Это таблица задает две логические функции P и S от булевых переменных A и B. Составим по данной

таблице д.н.ф. этих функций:
		P A&B AB,					(1.18)
S (		&B) (A&		)
S (	A	&B) (A&	B	)	AB AB	.	(1.19)
С учетом (1.5) из (1.19) следует
		S A B.					(1.20)

Таким образом, схему одноразрядного полусумматора можно собрать с использованием двух логических элементов: конъюнкции & и сложения по модулю 2 =1 (см. рис. 1.29,в).

Полный сумматор имеет уже три входа (рис. 1.29,г). Третий входной бит C здесь является входным переносом выходного бита P от другого сумматора. В полном сумматоре его выходы P и S являются логическими функциями уже от трех булевых переменных: A, B и C. Его таблица истинности представлена на рис. 1.29,д.

Построим д.н.ф. этих функций по данной таблице. Получим фор-

мулу для определения значения бита P

(1.21)

P ABC

ABC ABC ABC AB BC AC.

Здесь совершенная д.н.ф. преобразована в сокращенную с помо-

щью булевой алгебры. Аналогично значение бита S будет

три

(1.22)

S ABC ABC A BC ABC.

В данном случае для построения полного сумматора потребуется лог ческ х элемента И с двумя входами, что следует из (1.21), плюс четыре элемента И – с тремя входами (как прямыми, так и инверсными), что следует з (1.22), и еще два элемента ИЛИ – один согласно (1.21) с тремя входами, а другой с четырьмя – согласно (1.22). И это несмотря

на упрощен я с помощью улевой алгебры.

Сделаем так е прео разования. Вычислим из (1.21) инверсию выходного переноса

P AB BC AC (A B)(B C)(A C)

(

)(

)

BC AC .

Используя этот результат, вычислим выражение

(A B C)P (A B C)(A B B C AC) AB C A BC ABC .

ТогдабАиз (1.21) получается следующее выражение для разряда

суммы:

S (A B C)P ABC.

(1.23)

Используя выражения (1.21) и (1.23), можно реализовать однораз-

рядный полный сумматор на базе двухступенчатой схемы. Первая ступень такой схемы обеспечит формирование сигнала P по формуле (1.21). Для этого потребуется 3 элемента И с двумя входами и один элемент ИЛИ с тремя входами. Вторая ступень сформирует сигнал S. Для данной реализации согласно (1.23) потребуется элемент НЕ для инверсии сигнала P, элемент ИЛИ с тремя входами, элемент с двумя входами, элемент И с тремя входами и еще элемент ЛИ с двумя входами. Итого на реализацию такого всего лишь одноразрядного сумматора с двухступенчатой схемой потребуется 9 КЛУ.

Однако можно поступить и более простым способом. Используя два полусумматора и комбинационную логическую схему ИЛИ, можно собрать следующую схему (рис. 1.30).

S = X + Y

X(x2, x1, x0)

Схема

+ Y(y2, y1, y0)

A HS

S(s2, s1, s0)

Рис. 1.30.

полного сумматора

лица

Рис. 1.31. Схема трехразрядного сумматора

В полученной схеме входы A, B, C определяют на выходах P и S те

бА

же значен я, что та

истинности на рис. 1.29,д. Следовательно,

это схема полного одноразрядного сумматора.

Построен е секции сумматора на элементах И-ИЛИ-НЕ

Реал зуем одноразрядный полный сумматор на основании выра-

жений (1,21) и (1.23). Схема

такой реализации

представлена на

рис. 1.32.

Рис. 1.32. Схема полного сумматора на элементах И-ИЛИ-НЕ

Пренебрегая временем задержки в инверторах, задержка по выходу переноса для этой схемы будет равна

tзP tзср ,

(1.24)

где tзср средняя задержка распространения сигнала одного логического элемента. А задержка формирования разряда суммы здесь равна

tзS 2tзср .	(1.25)
Многоразрядные сумматоры
С

Из одноразрядных полных сумматоров можно собирать последовательные сумматоры с любым числом разрядов. Такие многоразрядные сумматоры представляют собой соединение секций по цепям переноса. екц я младшего разряда имеет заземленный вывод C, а ее вывод P со-

выводом C секции второго разряда. Вывод P секции второго
разряда соед	с выводом C секции третьего разряда и т.д.

На р с. 1.31 в качестве примера приведена схема последовательного трехразрядного сумматора.

	Быстродейств е последовательных сумматоров значительно усту-
пает	ю ком инированных сумматоров. Задержка много-
разрядного последовательного сумматора может быть оценена как
единяется
	tзсум (n 1)tзP tзS,	(1.26)

где n ч сло секц й (разрядность сумматора); tзP задержка формиро-

вания переноса; tS	задержка формирования разряда суммы.
з
быстродейств
Таким образом, чем выше разрядность последовательного сумма-
тора, тем хуже его	ыстродействие.
Кроме последовательных многоразрядных сумматоров использу-
	А

ются сумматоры, межразрядные переносы которых представлены спе-

циальной схемой ускоренного переноса, что позволяет заметно сокра-

тить время операции суммирования. На основе таких схем выпускаются в интегральном исполнении многоразрядные сумматоры, которые нахо-

дят широкое применение при проектировании микропроцессорных сис-
тем.		Д
		Контрольные вопросы и задания
1.	Какое КЛУ называется сумматором?
2.	Напишите таблицу истинности одноразрядного полусуммато-
	ра.	И
3.	Напишите формулы вычисления выходных битов P и S и по-
	стройте по ним схему одноразрядного полусумматора.
4.	Напишите таблицу истинности одноразрядного полного сум-
	матора.
5.	Напишите формулы вычисления выходных битов P и S для
	полного одноразрядного сумматора.
6.	Для схемы на рис. 1.30 вычислите таблицу истинности.

7. Постройте на основании выражений (1.21) и (1.22) схему полного одноразрядного сумматора.

8. Из анализа таблицы истинности (см. рис. 1.29,д) следует, что при C = 0 выходы P и S такие же, как и в полусумматоре (см. рис. 1.28,б), а при C = 1 эти же выходы инверсны по отношению к таблице истинности полусумматора. Постройте на основании этих условий схему полного одноразрядного сумматора.

9. Постройте на базе одноразрядного полного сумматора схему последовательного четырехразрядного сумматора.

10. Нап ш те формулу, определяющую время задержки после-

довательного многоразрядного сумматора.
С
11. Как е сумматоры (кроме последовательных) вам известны?
Практическое занятие №7
и	ТРИГГЕРЫ
бА

Цель занятия: исследование одноступенчатых триггеров и триг-

геров с внутренней задержкой.

Краткие теоретические сведения

Триггером (англ. Trigger) называется спусковое устройство с двумя (бистабильный триггер) илиДболее (мультистабильный триггер) ус-

тойчивыми состояниями, в которых оно может находиться произвольно долго – до воздействия на него внешнего сигнала.

Триггер обычно имеет два выхода: прямой и инверсный. Если на

одном выходе формируется сигнал высокого уровня, то на другом вы-

ходе – низкого. Состояние бистабильного триггера определяет его пря-

мой выход. Перевод триггера из одного состояния в другое осуществляется подачей внешних управляющих сигналов, поступающих на его входы, либо поочередно на разные входы (установочный или раздель-

ный запуск), либо последовательно на один и тот же вход (счетный за-
пуск).	И

По характеру входных запускающих сигналов триггеры делят на два класса [8, с. 3]:

1)асинхронные триггеры с прямым или инверсным управлением, изменяющие свое состояние в момент подачи сигнала;

2)синхронные (тактируемые) триггеры, в которых момент смены состояния определяется уровнем (логические 0 или 1), фронтом или срезом внешнего синхронизирующего сигнала.

Такую классификацию триггеров отражает следующая древовидная структура (см. рис. 1.33).

Р с. 1.33. О щая классификация триггеров

Н же рассмотр м примеры получения разных триггеров из КЛУ.

бА1 Q R &

RS-тр ггеры

Соед н м выводы элемента ИЛИ-НЕ, как показано на рис. 1.33,а.

S T

Рис. 1.34. RS-триггер на элементе

Рис. 1.35. RS-триггер на элементе

ИЛИ-НЕ: а – схема;

И-НЕ: а – схема;

б – условное обозначение

Отличительной чертой данной схемы от всех остальных ранее рас-

смотренных схем КЛУ является наличие обратных связей (выходные

сигналы подаются на входы).

Здесь выходные сигналы определяются

не только значениями входов, но и тем, какими эти выходные сигналы были ранее. Полученное таким образом устройство уже не КЛУ, а логический автомат с памятью. Он «помнит» состояние своих выходов и в зависимости от этих состояний реагирует на входные сигналы.

Рассмотрим логику работы такой схемы (рис. 1.34,а). Подадим на входы R и S низкие уровни напряжения (R S 0). Вспомним таблицу истинности для функции «стрелка Пирса» или для КЛУ ИЛИ-НЕ, что то же (см. первые три столбца табл. 1.3).

Таблица 1.3

Таблица истинности базовых КЛУ

		x1	x2	ИЛИ НЕ		И НЕ	x1 & x2	x1 x2	x1 x2	x1 x2
	0		0		1	1	0	0	0	1
		0	1		0	1	0	1	1	0
С					0	1	0	1	1	0
1			0		0	1	0	1	1	0
1			1		0	0	1	1	0	1

Предполож м, что до подачи этих сигналов выход Q 1. Тогда на входе н жнего элемента ИЛИ-НЕ (рис. 1.34,а) будут сигналы x1 Q 1 и x2 S 0. Тогда на выходе нижнего элемента ИЛИ-НЕ (см. табл. 1.3)

будет Q 0.

Входы

верхнего

элемента ИЛИ-НЕ при этом

будут

x1 R 0

Q 0,

они дадут выход Q 1.

выход

Теперь

, что до подачи сигналов R S 0

предположим

Q 0. Тогда на входе нижнего элемента ИЛИ-НЕ (см. рис. 1.34,а) будут

сигналы

x1 Q 0

x2 S 0,

и, следовательно, на выходе нижнего

элемента ИЛИ-НЕ (см. та л. 1.3)

1. Входы верхнего элемента

будет

x2 Q 1, и они дадут выход

ИЛИ-НЕ при этом

удут x1 R 0 и

Q 0.

Таким образом, когда на входе такой схемы (см. рис. 1.34,а) логи-

ческие нули, она

не

меняет своего состояния (ее выходы остаются

прежними).

Пусть теперь R 0 и S 1. В этом случае на нижнем элементе

ИЛИ-НЕ x2 S 1 и независимо от значения x1			Q (см. табл. 1.3) его
выход		0. В этом случае верхний элемент	-НЕ будет иметь
	Q

входы x1 R 0, x2 0 и даст на выходе Q 1 независимо от того, каким этот вход был раньше. Вход S означает – установить (англ. Set), при S 1 схема (см. рис. 1.34,а) устанавливается в состояние Q 1.

При R 1 и S 0 уже на выходе верхнегоЛИэлемента -НЕ будет логический нуль (Q 0) независимо от его прежнего значения, а

выход нижнего элемента при этом получит аналогичным образом противоположное значение (Q 1). Вход R означает переустановить (англ. Reset), при R 1 схема (см. рис. 1.34,а) устанавливается в состояние

Q 0.

Одновременная подача высоких уровней напряжения на оба входа данной схемы (R S 1) запрещена, так как в этом случае Q Q 0, что противоречит понятию прямого и инверсного выходов.

Рассмотренная выше схема (см. рис. 1.34,а) называется асинхронным RS-триггером. Его условное обозначение представлено на рис. 1.33,б.

RS-триггер можно собрать и на элементах И-НЕ (см. рис. 1.35,а).
Особенность его в том, что входы у него инверсные, это отражает его
условное обозначен е (см. рис. 1.35,б). Таблицы истинности RS-
триггеров с прямыми (R,S) и инверсными (											,		) входами имеют сле-
триггеров с прямыми (R,S) и инверсными (										R	,	S	) входами имеют сле-
и
дующ й в д:
СS R Q					Q		S		R		Q				Q
0	0	Q0		Q0		0		0
0	1	0	1			0		1		1			0			,
1	0	1	0			1		0		0			1
1	1					1		1		Q0
1	1					1		1		Q0				Q0

лениеСинхронный). бАRS-триггер со статическим управлением можно получить из асинхронного RS-триггера с инверсными входами путем не-

где Q0,Q0 начальные значения выходов RS-триггера (до поступления на него данных входных сигналов); знак запрета.

В синхронном RS-триггере кроме наличия управляющих сигналов

R и S необходим также тактовый импульс Clock (динамическое управ-

ление) либо постоянный «разрешающий» уровень (статическое управ- Д

значительной модификации последнего (см. рис. 1.36,б). Условное обо-

значение такого триггера представлено на рис. 1.36,а. Условием четкой
					И
работы такого синхронного RS-триггера является неизменность значе-
ний сигналов R и S во время действия сигнала синхронизации C.
S	T	Q	S	&	&	Q
C
R		Q	C
			R	&	&	Q
	а				б

Рис. 1.36. Синхронный RS-триггер на элементе И-НЕ: а – условное обозначение; б – схема

Логическая таблица истинности синхронного RS-триггера имеет

вид

C	S	R	Q		Q
0			Q0
					Q0
1	0	0	Q0
					Q0 .
1	0	1	0	1
1	1	0	1	0
1	1	1

	Здесь прочерки « –» означают, что значения входов R и S могут
быть	, поскольку эти сигналы блокируются синхроимпульсом
С

любымиC 0.

JK-тр ггер

Добав м в схеме синхронного RS-триггера обратные связи с вы-

ходов на входы, как это показано на рис. 1.37,б.

R	T
J	Q	J	& qв &	Q
C	Q
K	Q	C
S		Д
бАK & qн &				Q
	а		б
			б
	Рис. 1.37. JK-триггер на элементе И-НЕ:
			И
	а – условное обозначение; б – схема

Полученная таким образом схема называется JK-триггером. Его условное обозначение представлено на рис. 1.37,а. Чудеса обратной связи проявляют себя и здесь. Это уже более совершенный синхронный триггер. Его логическая таблица истинности будет иметь вид

C	J	K		Q		Q
0			Q0
						Q0
1	0	0	Q0
						Q0 .
1	0	1	0		1
1	1	0	1		0
1	1	1			Q0
				Q0

Здесь полезно используется входная комбинация J K 1. При ней триггер опрокидывается – переходит в противоположное состояние (Q Q0,Q Q0), а при остальных входных ситуациях он ведет себя также, как и синхронный RS-триггер.

Например, при входах J K 0 на выходах элементов с входами J и K будут единицы (qв qн 1), которые поступят в качестве входов на схему, соответствующую схеме асинхронного RS-триггера на И-НЕ элементе (рис. 1.35,а), и по таблице истинности для данной схемы (с

учетом, что qв

S,qн R ) на выходе схемы будет Q Q0 и Q Q0.

При J K на одном из элементов И-НЕ с тремя входами все три

триггера

входа будут

меть значение 1, этот элемент и определит состояние

С. Доказывается это утверждение следующим образом.

Из J K

следует K J

. Поскольку тактирующий вход C при

рассмотрен

одного такта роли не играет, то его можно отбросить. То-

гда

бА

qв J

Q0 ,

(1.27)

Q0 J &Q0 J

qн J

Q0 J

&Q0 J Q0.

(1.28)

Из (1.27)

при входе J 1

вывод qв Q0 , а прямой выход JK-

триггера

qв Q0 &qв

Q0 qв Q0

(1.29)

Если

теперь K 1, а следовательно, J 0,

то

из (1.28)

вывод

qн Q0, а инверсный выход JK-триггера

qн

Q0 1.

(1.30)

Q0 &qн

н Q0

Таким образом, в данном триггере вход J

действует как вход S в

синхронном RS-триггере, а вход K – как вход R.

сключением из это-

го правила является лишь комбинация входов J K 1. В этом случае

при Q0 1 все входы будут равны единице на нижнем элементе

-НЕ.

Поэтому qн

0, и далее по схеме (рис. 1.37,б)

1, Q 0. При Q0 0

все входы будут равны единице на верхнем элементе

-НЕ, что повле-

чет за собой цепочку qв 0 Q 1 Q 0. При этом данная смена состояния триггера на противоположное будет происходить лишь в тот момент, когда C 1.

Входы R и S в JK-триггере используются лишь как установочные, позволяющие установить начальное состояние триггера перед его началом работы. Условное обозначение JK-триггера представлено на рис. 1.37,а.

D-триггер

Данный триггер имеет всего один информационный вход D при разрешающем сигнале C 1 (при C 0 вход D блокируется). Условное обозначение и одна из возможных схем его реализации представлены на рис. 1.38.

qв

лица

& qн

Q б

Р с. 1.38. D-триггер на элементе И-НЕ:

бА

– условное обозначение; б – схема

Лог ческая та

истинности D-триггера имеет вид

Q0 .

При C 0 выводы qв			qн 1. Эти выводы поступают в качестве
			Д
входов на схему, соответствующую асинхронному RS-триггеру на эле-
менте И-НЕ (рис. 1.35,а), и по таблице истинности этого RS-триггера
выходы D-триггера остаются прежними. При C 1 схема будет реаги-
ровать на	сигнал D. Сигнал D = 0			вызовет в этой	схеме	цепочку
qв 1 qн	0 Q 1 Q			И
			0, а при сигнале D = 1 процесс изменений
значений	выводов	в	данном	триггере	будет	таким:

qв 0 Q 1 qн 1 Q 0.

T-триггер

T-триггер, или счетный триггер, имеет один информационный вход T. При смене значения сигнала T происходит смена его состояния. Это единственный вид триггера, текущее состояние которого определяется не информацией на входах, а состоянием в предыдущем такте.

Принцип построения счетного триггера основан на введении обратных связей. Например, синхронный RS-триггер (рис. 1.36,б) может быть легко преобразован в T-триггер с помощью добавления двух обратных связей. Выход Q синхронного RS-триггера соединим с входом R, а выход Q – с входом S. (см. рис. 1.39). Здесь пунктирными линиями

отмечены добавленные обратные связи. Вот еще один пример «волшебных свойств» обратных связей в электронике, которые кардинально меняют логику работы электронной схемы.

T=C

мости

Р . 1.39. Счетный триггер: а – условное обозначение; б – схема

Способы управления триггерами

В зав

от того, какой параметр входных сигналов исполь-

зуют для зап си

нформации, триггеры классифицируют на следующие

три категор

1) со статическим управлением (управление по уровню входного

сигнала);

2) с динамическим управлением (управление по фронту или сре-

зу);

3) двухступенчатые триггеры.

ТриггерыбАсо статическим управлением срабатывают в момент, ко-

гда входной сигнал достигает порогового уровня. Все рассмотренные

выше триггеры имеют этот простейший вид управления.

Триггеры, тактируемые фронтом, могут быть построены на основе

двух статических триггеров. Схема такого двухступенчатого D-триггера

представлена на рис. 1.40.

Рис. 1.40. D-триггер, тактируемый фронтом: а – схема; б – условное обозначение

Здесь вход D2 триггера второй ступени соединен с выходом Q1 триггера первой ступени. Тактовый сигнал C подается одновременно на обе ступени, но на вторую ступень он попадает через инвертор. Вследствие этого изменение сигнала на D-входе сразу выход Q двухступенчатого триггера не изменит. Это изменение может произойти лишь в момент, когда потенциал C будет переходить из 1 в 0. Когда сигнал C ста-

нет равным нулю, вход D2

триггера второй ступени разблокируется и

под его воздействием изменится (или не изменится) выход Q двухсту-

пенчатого тр

ггера. Практической реализацией такого триггера являет-

ся м кросхема К155ТМ2, содержащая в себе два D-триггера с устано-

нверсными входами R и S .

Используя D-триггер, тактируемый фронтом, можно получить

JK-тр ггер, такт руемый фронтом (см. рис. 1.41).

вочными

Рис. 1.41. JK-триггер, тактируемый фронтом

Рис. 1.42.

вухступенчатый

RS-триггер, тактируемый фронтом

бА

На рис. 1.42 иллюстрируется принцип построения двухступенча-

того RS-триггера. Здесь до приходаДтактового импульса C = 0 триггер первой ступени хранит информацию от предыдущего такта. С приходом

тактового			И

а входы
		0.
	C
ступени

1.	Какое электронное устройство называется триггером?
2.	Напишите таблицу истинности асинхронного RS-триггера, по-
	лученного на основе базового элемента ЛИ-НЕ.

3.Постройте схему асинхронного RS-триггера на основе базового элемента И-НЕ.

4.Начертите схему синхронного RS-триггера.

5.Какова функция тактового входа в работе синхронного триггера?

6. Начертите схему JK-триггера и объясните принцип его работы.

7. Начертите схему D-триггера и объясните принцип его работы. 8. Начертите схему T-триггера и объясните принцип его работы.

9. Какие триггеры со статическим управлением вам известны?
10. Используя статический D-триггер, получите схему динами-
С
ческого D-триггера, тактируемого фронтом.
11. Используя	D-триггер, тактируемый фронтом, получите схе-
му JK-тр ггера, тактируемого фронтом.
назначения
	Практическое занятие №8
		РЕГИСТРЫ
бА
Цель занят :	раз ор и анализ принципов действия схем регист-
ров разл чного	, выполненных на триггерах с потенциаль-
ным представлен ем	нформации.

Краткие теоретические сведения

Регистром называется устройство, выполняющее функции сверх-

оперативной памяти, предназначенное для приема, кратковременного хранения и выдачи информации в виде слова в двоичном коде, а также возможно выполняющее некоторые преобразования над кодом слова.

Регистр представляет собой совокупность триггеров и вспомогательных КЛУ, количество и схема соединения которых зависят от числа

разрядов кода слова и набора операций, выполняемых регистром.

1) установка регистров в нулевоеДсостояние (сброс); 2) прием кода слова из другого устройства;

Помимо хранения кода слова регистры обеспечивают выполнение

следующих операций [7, с.4]:

3) преобразование кода числа (преобразование прямого кода в обратный и наоборот);

4) преобразование последовательного кода слова в параллельный
и наоборот;	И

5)сдвиг кода слова вправо или влево на требуемое число разрядов;

6)выполнение логических операций.

По элементной базе регистры подразделяются на регистры на D-триггерах, RS-триггерах, JK-триггерах.

По способу записи информации регистры подразделяются на три

типа:

1) параллельные;

2)последовательные;

3)параллельно последовательные (комбинированные).

В параллельных регистрах запись кода числа происходит параллельным кодом, то есть во все разряды одновременно. А последова-

тельные регистры характеризуются последовательной записью разрядов слова, начиная с младшего или старшего разряда, путем последовательного сдвига кода слова тактирующими импульсами. Комбинированные регистры имеют входы, как для параллельной, так и для последовательной зап си.

Спри построен рег стров, различают однотактные и многотактные регистры.

В зав с мости от типов тактирования триггеров, применяемых

Параллельные регистры

Параллельный регистр представляет собой n независимых триггеров (n – ч сло разрядов регистра), объединенных по цепям тактирова-

начальной установки (рис. 1.43).
ния
D1	D T Q1	D1	D T	Q1 а			б
	C		C
D2	D T Q2	D2	D T	Q2	D0
	C		C		D1	RG Q0
⁞	⁞	⁞		⁞ ⁞	⁞		Q1
Dn	бА				D7		⁞
Dn	D T Qn	Dn	D T	Qn	D7		⁞
	C		C		C		Q6
C		C	E		E		Q7
			E
Рис. 1.43. Параллельный			Д
Рис. 1.43. Параллельный		Рис. 1.44. Параллельный регистр с выходами на три
регистр		состояния: а – огранизация; б – обозначение
				И

Здесь усилитель (обозначен треугольником) обеспечивает единичный эквивалент нагрузки по входу тактирования C. Загрузка регистра производится во все триггеры одновременно, поэтому время задержки при загрузке регистра определяется временем установки одного триггера.

Параллельные регистры обычно снабжаются выходами на три состояния (рис. 1.44). У них появляются два дополнительных параметра: время перехода из активного состояние в третье и время перехода из третьего состояния в активное. Такие регистры имеют специальный значок в верхней части поля выходов при их обозначении (рис. 1.44, б).

В данном случае приведено обозначение регистра, построенного на статических D-триггерах. Регистры, построенные на динамических триггерах, у входа C имеют специальный значок, как и у динамических триг-

геров (см. рис. 1.40,б; 1.41).

Последовательные регистры

Последовательный регистр представляет собой цепочку n триггеров с динамическим управлением (n – число разрядов регистра). Основное назначение таких регистров – реализация операции сдвига и преобразован е з последовательного кода в параллельный. Простейшая схема последовательного четырехразрядного регистра представлена на рис.

и
1.45.
1кΩ/5v
С+U	LS	Q0 LS	Q1 LS	Q2 LS	Q3
[D]	S	S	S	S
	1D	1D	1D	1D
бА
	C1	C1	C1	C1
[C]	R	R	R	R
[R]					R

Рис. 1.45. Последовательный регистр на D-триггерах с динамическим управлением

Данная схема выполнена средствами системы схемотехнического моделирования [3] в европейскойДнотации. Здесь в качестве логических констант используются ключи [D], [C], [R]. Подключение входов D- триггеров к источнику питания означает поступление на них логической единицы. Подключение их к общему заземленному проводу соответствует логическому нулю. Для переключения этих ключей нужно нажать на клавиатуре соответствующую букву D, ИC или R. Здесь D – информационный вход, C – тактирующий вход, R – сброс.

Рекомендуется выбирать для триггеров технологию ТТЛШ (LS). Это значительно уменьшит число связей в схеме, поскольку в данном случае неподключенный вывод будет эквивалентен подаче логической единицы.

Состояние данного регистра определяется четырьмя индикаторами, подключенными к выходу каждого триггера. Светящийся i-й индикатор означает 1 в данном разряде регистра (Qi = 1).

Программный симулятор системы схемотехнического моделирования [3] позволяет наблюдать процесс работы регистра. Данный регистр работает следующим образом.

Чтобы его включить, необходимо установить ключи в исходное положение, как показано на рис. 1.45 (D = 1, C = 0, R = 1). При этом индикатор R должен во время работы регистра светиться (он гаснет лишь при стирании – сбросе). При нажатии клавиши C под действием тактового импульса (C = 1) произойдет запись в младший разряд Q0 регистра значения сигнала D. В данном случае включится световой диод Q0, что означает Q0 = 1.

Если теперь нажать на клавишу D, а затем дважды нажать на кла-

вишу C (выключ ть				вновь включить тактовый сигнал), то загорится
диод Q1, а Q0 погаснет, поскольку в него запишется сигнал D = 0. При
выключенном			нформационном входе и нажимании только на клавишу
C можно будет наблюдать сдвиг 1 в сторону старших разрядов регистра.
С
Так работает рег стр сдвига.
Разл чают рег				стры прямого сдвига (в сторону старших разрядов)
обратного сдв га (в сторону младших разрядов). Регистры, выпол-
няющ е только о ратные сдвиги, можно получить из регистра прямого
	простой перенумерацией разрядов. Много сложнее получить ре-
сдвига
верс вный рег стр, о еспечивающий сдвиги в обоих направлениях.
Схема реверс вного регистра удет рассмотрена отдельно на лабора-
торной		№3.
	работе

гистр циклическогоАсдвига. При этом начальное состояние регистра не может быть полностью очищенным. Соберем схему такого регистра таким образом, чтобы при сбросе в младшем разряде устанавливалась 1, а во всех остальных – нули.

Регистр циклического сдвига

Если замкнуть D-вход регистра сдвига на выход, то получится ре-

Такую начальную установку можно обеспечить с использованием

асинхронных	(установочных) входов			R и S D-триггера. Отсоединим
			Д
вход R первого D-триггера от общего R-провода (см. рис. 1.45) и при-
соединим к этому проводу вход S того же триггера. В результате полу-
чится схема, представленная на рис. 1.46.
1кΩ/5v
+U	LS	Q0 LS	Q1 LS		Q2	LS	Q3
	S	S	S		ИS
	1D	1D	1D			1D
	C1	C1	C1			C1
[C]	R	R	R			R
[R]							R

Рис. 1.46. Циклический регистр на D-триггерах с динамическим управлением

Начальная установка Q0 Q1 Q2 Q3 такого регистра будет 1000. Обычно разряды двоичного кода пишутся слева направо, начиная со старшего. То есть данное состояние читается как Q3 Q2 Q1 Q0 = 0001. Но для удобства наблюдений будем использовать ту же последователь-

ность разрядов, что и на рис. 1.46. Тогда после прохождения каждого тактового импульса, который формируется парой нажатий на клавишу СC (переходами тактового входа C с 1 на 0 и обратно), 1 в регистре будет

смещаться на один разряд вправо. Достигнув крайнего правого разряда, она смест тся в крайний левый (регистр вновь окажется в начальном

состоян ), при продолжении нажатий клавиши C смешение единицы циклбудет продолжаться в той же последовательности. Так работает регистр ческого сдв га: 1000 – 0100 – 0010 – 0001 – 1000 и т.д.

Подобные схемы часто используются для формирования сигналов разл чных устройств. На их основе создан интерфейс SPI, который бу-

дет рассмотрен на практическом занятии № 11.

	Контрольные вопросы и задания
1.	Какое электронное цифровое устройство называется регист-
	ром?
2.	Каково назначение регистров и какие функции они могут вы-
	полнять?
3.	Из каких элементов состоит конструкция регистров?
4.	Начертите схему параллельного регистра, объясните способ
		Д
	его загрузки и оцените время задержки при загрузке.
5.	бАКаково основное назначение последовательных регистров?
6.	Начертите схему последовательного регистра, объясните
	принцип его работы.
7.	Начертите схему регистра циклического сдвига, объясните
	принцип его работы.	И
	принцип его работы.
8.	Что такое сверхоперативная компьютерная память?

Практическое занятие №9 ДЕЛИТЕЛЬ ЧАСТОТЫ ИМПУЛЬСОВ СЧЕТЧ КИ

Цели занятия: изучение принципов организации счетчиков; исследование различного вида пересчетных схем, выполненных на интегральных элементах с потенциальным представлением информации.

Краткие теоретические сведения

Пересчетные схемы подразделяются на счетчики и делители частоты. Счетчиком называется устройство, предназначенное для подсчета количества импульсов, поступающих на его вход.

Задача счетчиков – формировать на выходе код, соответствующий числу поступивших на вход импульсов, тогда как делители частоты должны обеспечивать лишь заданный коэффициент деления частоты входного сигнала.

Электронные схемы счетчиков строятся на основе T-триггеров, JK-триггеров, D-триггеров, сдвигающих регистров и многоустойчивых триггерных схем. Наиболее широкое распространение имеют счетчики

СПо целевому назначению счетчики подразделяются на суммирующ е ( нкрементные), вычитающие (декрементные) и реверсивные,

на T-триггерах.

По модулю счета счетчики подразделяют на двоичные (с коэффициентом счета 2n, где n = 1, 2, 3…), двоично-десятичные (с коэффициен-

том счета 10), нес стемные (таймерные и прочие).

выполняющ е пересчет как в прямом, так и в обратном направлениях. По структурной организации (в зависимости от вида межразряд-

ных связей) счетч		подразделяются [7, с. 13]:
1)	на последовательные;
ки
2)	счетч ки с последовательным переносом (счетчики со связью
по цепям переноса);
3)	параллельные;
4)	комбинированные(счетчики с комбинированными связями).
Счетчики могут иметь разное число разрядов. Наиболее широкое
применение получили четырехразрядные счетчики.
Основными характеристиками счетчиков являются:
kсч – модуль счетаАили коэффициент пересчета;
fсч max – максимальная частота поступления счетных импульсов;
tуст (или tзад ) – время установки нового состояния счетчика (или
время задержки).		Д

Вцифровой технике счетчики используются для формирования адресов, преобразования кодов, подсчета количества циклов операций и т.д.

Делитель частоты импульсов

Построение делителя частоты (устройства, которое уменьшает частоту тактовых импульсов в два раза) также основано на использовании обратной связи.

Вкачестве исходного элемента возьмем динамический D-триггер с инверсными установочными входами R и S . Соединим инверсный вы-И

ход Q с входом D. В результате получим электронную схему (см. рис. 1.47, а) с одним входом C и одним выходом Q. Рассмотрим, как теперь такая схема будет работать.

Рис. 1.47. Делитель частоты: а – схема; б – эпюры напряжений

СПусть в начальный момент состояние этого D-триггера Q = 0 (это дитсостоян е можно задать установочными входами R и S ). Поскольку данный D-тр ггер управляется срезом (сменой значения тактового сигнала C с 1 на 0), то его состояние изменится на Q = 1 в момент наступления среза. На р с. 1.47, верхняя эпюра соответствует тактовым импульсам, поступающ м на вход C, а срезы на ней обозначены стрелоч-

ДаннаябАсхема есть не что иное, как динамический асинхронный T-триггер. Его также называют счетным триггером. Для того чтобы превратить его в синхронныйДT-триггер, надо добавить синхронизирующий сигнал C1, соединить его с входом КЛУ И, ко второму входу элемента И присоединить сигнал T, а его выход соединить с входом

ками вн з. Только в моменты, соответствующие этим срезам, происхозменен е состояния триггера на противоположное. В результате эпюра напряжен й на выходе Q такой схемы будет представлять собой последовательность мпульсов, частота которых в два раза меньше частоты импульсов входа C. Следовательно, схема, представленная на рис.

1.47,а, представляет со ой делитель частоты входного сигнала.

асинхронного T-триггера. Синхронный T-триггер будет работать (как
асинхронный) лишь при наличии сигнала C1 = 1, а при C1 = 0 он не бу-
дет изменять своего состояния.	И

Простейший последовательный суммирующий счетчик

Соединим четыре счетных триггера последовательно следующим

образом (см. рис. 1.48).
Q		Q		Q	Q
C T Q	T	Q	T	Q	T Q
Q0			Q1	Q2	Q3

Рис. 1.48. Схема четырехразрядного последовательного счетчика на счетных триггерах

В данной схеме при прохождении импульсов через каждый счетный триггер их частота будет уменьшаться в два раза. Входом у каждого последующего счетного триггера является выход из предыдущего счетного триггера. Тогда эпюры напряжений на выходах этих триггеров будут отражать следующую закономерность (см. рис. 1.49):

C											t
Q0


0	1	0	1	0	1	0	1	0	1	0	t

и
и
Q1
С0 0		1	1	0	0	1	1	0	0	1	t
Q2											t
Q2
0	бА									0
0	0	0	0	1	1	1	1	0	0	0	t
Q3	0	0	0		0	0	0	1	1
0	0	0	0	0	0	0	0	1	1	1

Рис. 1.49. Эпюры напряжений на выходах четырехразрядного счетчика

Из рис. 1.49 видно, что в начальный момент состояние счетчика

соответствовало коду Q3 Q2 Q1 Q0 = 0000. После прохождения одного
импульса оно изменилось на Q3 Q2 Q1 Q0 = 0001 (на выходе Q0 устано-
вился высокий уровень напряжения, что соответствует логической еди-
нице). После прохождения двух импульсов Q3 Q2 Q1 Q0 = 0010, трех – Q3
Q2	Q1 Q0 = 0011 и т.д. После прохождения десяти импульсов Q3 Q2 Q1
Q0	= 1010, что равняется числуД10 в двоичной системе счисления.

Схемы		И
Схемы
реносом
рены в
1.	Какое электронное цифровое устройство называется счетчи-
	ком?
2.	Каково назначение счетчиков и какие функции они могут вы-
	полнять?
3.	Назовите основные виды счетчиков по их структурной органи-
	зации (в зависимости от вида межразрядных связей).
4.	Назовите основные параметры счетчиков.
5.	Начертите схему делителя частоты импульсов, объясните
	принцип его работы.

6.Начертите схему последовательного суммирующего счетчика, объясните принцип его работы.

7.Какой счетчик называется декрементным?

	Практическое занятие №10
ПАМЯТЬ. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ
	МАТРИЦЫ
Цель занят	я: закрепление знаний по устройству и назначению
памяти м кропроцессорных систем.
С
Основные в ды запоминающих устройств
Память м кропроцессорных систем может быть внутренней и
внешней. Внешняя память исполняется на магнитных, оптических дис-
ках, лентах, флеш-		(флешках) и т.д. Внутренняя память ис-
накопителях
полняется чаще всего на микросхемах. Внутренняя память подразделя-
ется на два в да: оперативное запоминающее устройство (ОЗУ) и по-
стоянное запоминающее устройство (ПЗУ). ПЗУ также обозначают
ROM (Read Only Memory – только для чтения), а ОЗУ – RAM (Random
Access Memory – произвольный доступ).
бА

В ОЗУ информационные коды постоянно меняются, а при отклю-

чении питания пропадают. В ПЗУ хранятся управляющие работой микропроцессора программы, константы, таблицы и другая информация, которая сохраняется даже при отключении питания.

ОЗУ подразделяются на статическую память SRAM, динамическую – DRAM регистровую (сверхоперативную) RG.

Широкое распространение имеют такжеИпрограммируемые логические интегральные схемы – ПЛИС (CPLD, FPGA и т.д.) – с большим выбором логических элементов и устройств на одном кристалле.

ПЗУ могут быть:
1)	масочными – запрограммированными на заводе-изготовителе;
		Д
2) однократно программируемыми пользователем ППЗУ (PROM);
3)	многократно программируемыми (репрограммируемыми –
РПЗУ) с ультрафиолетовым стиранием – EPROM;
4)	РПЗУ с электрическим стиранием – EEPROM или FLASH.

Элементы памяти и ячейки памяти

В зависимости от типа запоминающих устройств (ЗУ) элементом памяти (ЭП) может быть:

1) триггер;

2)миниатюрный конденсатор;

3)КМОП-транзистор (CMOS) с дополнительным «плавающим затвором»;

4)плавкая перемычка (запись осуществляется ее прожигом). Упорядоченный набор ЭП образует ячейку памяти (ЯП). Количе-

ство ЭП в ЯП обычно кратно 2n. ЭП имеет минимальный объем памяти
С
– бит. ЯП из 23 ЭП называется байтом. Обычно ЯП имеют число ЭП,
кратное 8. Это число называют длиной слова (ЯП).
	Основными характеристиками микросхем памяти являются ем-
кость, быстродейств е и энергопотребление.
один
	Емкость ЗУ выражается в единицах, кратных 210 = 1024 бит = 1 К
(	к лобайт).
	ЯП, состоящая з m ЭП, может обеспечить двоичное кодирование

натуральных ч сел от 0 до 2m – 1.

ЗУ представляет со ой пакет ячеек памяти. Каждая ЯП имеет свой номер (адрес) в ЗУ. Адрес ячейки представлен двоичным кодом. Этот код должен меть n разрядов, если ЗУ содержит 2n ЯП (рис. 1.50).


		Адрес
			Номера разрядов ЯП
	б
	ЯП m-1		…	j	…	2	1	0
	0
	1
	⁞				Дn
	⁞
	i			ЭПi j
	⁞
	2n

Рис. 1.50. Общая структура запоминающего устройства
						И

Емкость ЗУ обычно записывается в виде произведения 2 · m, где

2n – число ЯП в ЗУ, m – длина слова (ЯП). Например, для микросхемы 537РУ17 ее емкость запишется 8К·8, что означает 8·1024 = 8192 ЯП размером в 1 байт.

Электростатическое ОЗУ

В качестве ЭП чаще всего здесь используется простейший D- триггер. В микросхеме 537РУ10 каждая ЯП состоит из восьми триггеров, и располагаются они на кристалле в виде прямоугольной матрицы

(см. рис. 1.51,а).

A0 A

1 …

k-1

DIO

DCc

Ym-1 Ym-2 …Yc …

Y1 Y0

DCr

OE CS WE

Ak+1

Ym+1

⁞

ЯПi

БУ

⁞

n-1

Ys-1

имеется

Рис. 1.52. Блок управления

Р с. 1.51. Структура статического ОЗУ

В данном ОЗУ

(рис. 1.51, 1.52):

чтения), вырабатываемыебАблоком управления.

– n адресных входов: A0, A1, …, An-1;

– двунаправленная восьмиразрядная шина данных;


–	нверсный вход разрешения выходов ОЕ;
–	нверсный вход вы ора микросхемы			(Chip-select);
		CS
–	нверсный вход разрешения записи				, который чаще всего
			WE
обозначают WE/RD, подчеркивая этим, что при низком уровне сигнала

на данном входе в ОЗУ производится запись байта, а при высоком уровне может выполняться чтение, когда ОЕ 0;

– внутренние сигналы EO, DI и WR (вывода, ввода, записи-

Доступ к произвольной ЯПi здесь производится с помощью прямоугольного дешифратора, состоящего из двух обычных дешифраторов: DCc – дешифратор столбцов и DCr – дешифратор строк (рис. 1.51). На дешифратор столбцов DCc отводится k первых адресных линий (A0, A1,

…, Ak-1), а оставшиеся n – k линии (Ak, Ak+1, …, An-1) подключаются к
дешифратору строк DCr.	Д
Таким образом, количество столбцов такой матрицы m = 2k, а чис-

ло строк – 2n-k, то есть общее число обслуживаемых ЯП будет s =2k·2n-k


= 2n.	Стандартная		микросхема RAM 537РУ10

имеет 11			И
		адресных входов А0, А1, …, А10 (рис.
1.53). Ее		емкость	2К·8 = 211·8 = 2048 байт. По

этим входам прямоугольный дешифратор (DCc – DCr) определяет запрашиваемую ЯПi. Инверсные входные сигналы при этом имеют следующий смысл.

Инверсный вход Chip Select (CS) во всех микросхемах, где он встречается, служит для при-

ведения схемы в рабочее состояние низким уровнем сигнала на этом входе. Если CS 1, микросхема не выбрана. С поступлением сигнала

CS 0 микросхема включается в рабочий режим и начинает реагировать

на входные сигналы WE и ОЕ.

В режиме записи подается импульсный сигнал WE 0 (строб записи), и, независимо от сигнала ОЕ, внутренний сигнал EO (см. рис.

С1.52) тоже равен нулю. По этому сигналу открывается триггер, соответствующий ЭПj, где определяется по сигналам на линиях Yr и Yc. При этом с гнал с вывода DIOJ (DIO – Digital Input-Output) запишется в ви-

де нового состоян я триггера с номером (i,j).

еслиРепрограмм руемые ПЗУ

М кросхемы РПЗУ допускают многократное, более 100 000 циклов перепрограмм рование пользователем. ЭП в этих РПЗУ собраны на КМОП-транзбАсторах с дополнительным «плавающим затвором». Толщина золяц плавающего затвора ̴ 200 ангстрем. Информация считается стертой, на всех ЭП установлен высокий уровень. В режиме программ рован я на вы ранный ЭП, куда необходимо записать 0, подается импульс, который наводит заряд на плавающем затворе.

Стирание в EPROM осуществляется ультрафиолетовым излучением, а в EEPROM и FLASH – электрически. При этом все ЭП переводятся в состояние 1. Стандартной микросхемой EPROM является 573РФ2 с организацией 2К·8 и тристабильными выводами. Внешняя организация различных стандартных микросхемДРПЗУ представлена на рис. 1.54.

И Рис. 1.54. Примеры обозначения и внешней организации РПЗУ

Здесь вход Upr – напряжение программирования. Микросхема EEPROM КР1601РР3 дополнена управляющими сигналами: PR – разрешение программирования и ER – разрешение стирания.

Во флеш-памяти толщина изоляции плавающего затвора меньше, чем у EEPROM, поэтому при перепрограммировании здесь используется туннельный эффект. Флеш-ПЗУ отличается от EEPROM еще и тем, что стирание производится не каждой ячейки отдельно, а всей микросхемы в целом или блока матрицы памяти.

Однократно программируемые ПЗУ (PROM)

В качестве ЭП здесь используются плавкие перемычки, которые в процессе программ рования пережигаются импульсами тока.

	Для любого значения адресных сигналов A0, A1, …, An-1 дешифра-
тор DC определяет единственное число i – номер выхода:
	(An-1An-2…A1A0)2 = (Ck-1Ck-2…C1C0)16 = (i )10.
С
	Здесь (…)q – сло в q-ричной системе счисления. Это число i –
номер	fi, от которой будет зависеть потенциал базы j-го
транз	стора. Если перемычка есть (fi = 1), то на базе высокий уровень

перемычкинет (fi = 1), то DOj = 0.

сигнала, транз стор открыт и выходной сигнал DOj = 0. Если перемыч-

ПрограммируемыебАлогические матрицы

Переж ган ем перемычек в ППЗУ записывается программа или

данные. Выходной с гнал DOj здесь определяется логическим выражением, которое задается соответствующей д.н.ф. Поэтому с помощью ROM и PROM с n адресными входами и m выходами можно реализовать m различных логических функций с n переменными.

Программируемые логические матрицы (ПЛМ) используются для реализации схем различных КЛУ. этого необходимо представить их логические функции в д.н.ф. и запрограммировать их прожигом пере-

мычек в соответствии с этими д.н.ф. Такая матрица имеет следующую
	И
схему (рис. 1.54).	Для

Данная ПЛМ рассчитана на реализацию двух логических функций от трех переменных: y1 = f1(x1, x2, x3) и y2 = f2(x1, x2, x3). Уровень напряжения на выходе y1 будет высоким (y1 = 1), если открыт хотя бы один транзистор из шести в ряду y1→R1→»земля». В этом случае через резистор R1 течет ток и падение напряжения на нём будет иметь высокий уровень. Через резистор R1 ток не будет течь лишь тогда, когда все транзисторы данного ряда закрыты. В последнем случае имеем электронную реализацию элемента ИЛИ. Следовательно, два нижних ряда из транзисторов работают как комбинационное логическое устройство ИЛИ.

Теперь рассмотрим вертикальную линию &1, которая работает как И. Линии &2, &3, &4, &5, &6 работать будут аналогично, но мы пока их рассматривать не будем. Вход x1 соединяется с данной линией

двумя ветвями: прямой ветвью, проходящей через верхний диод, и инверсной, проходящей через элемент НЕ и нижний диод.

Си бА Д Рис. 1.54. Программируемая логическаяИматрица

Сначала рассмотрим только прямую ветвь, а его инверсную ветвь и ветви входов x2 и x3 пережжем. Если вход x1 = 0 (заземлен), то ток будет течь от источника питания по цепочке:

E→r1→ «прямая ветвь» → x1→ «земля».

Тогда в точке А будет низкий уровень напряжения (напряжение в точке А будет соизмеримо с падением напряжения на диоде при его прямом включении) и тока в базовой цепи транзистора, база которого подключена к линии &1, не будет. Транзистор будет заперт, и на первом входе элемента ИЛИ, имеющего выход y1 (верхний ряд транзисторов) будет 0.

Если вход x1 = 1 (на него подан высокий уровень напряжения), то верхний диод будет включен в обратном направлении, из точки А ток потечет в базовую цепь транзистора линии &1, откроет его, и на выходе элемента ИЛИ будет 1 (y1 = 1).

Таким образом, получена логическая функция y1 = x1 – пустое преобразование. Логическую функцию y1 x1 на данной ПЛМ можно получить, если оставить только инверсную ветвь, а его прямую ветвь и

Сис лин ей &1, пережечь. В такой ПЛМ y1 = 1 только в том случае, когда одновременно будут выполняться условия: x1 = 0, x2 = 1 и x3 = 0. При невыполнен лю ого из них y1 = 0, поскольку потенциал в точке А будет меть н жн й уровень.

ветви входов x2 и x3 пережечь. А чтобы, например, реализовать функ-

цию y1 x1x2x3, надо оставить инверсную ветвь входа x1, прямую – вхо-

да x2, нверсную – входа x3, а все остальные ветви, соединяющие входы

ледовательно, вертикальная линия &1 реализует функцию элементарной конъюнкц и или элемент И с n входами (в данном случае n = 3). Аналог чно ра отают линии &2, &3, &4, &5 и &6. Элемент ИЛИ объед няет эти конъюнкции в д.н.ф.

Применение ПЛМ для реализации произвольного КЛУ

Пусть тре уется запрограммировать работу КЛУ с тремя входами (x1, x2 и x3) и двумя выходами (y1 и y2). Таблица истинности этого КЛУ имеет вид

0 1 0 1 0 1 0 1

бА

0 0 1 1 0 0 1 1

0 0 0 0 1 1 1 1

x3 .

0 1 0 0 0 1 1 1

Д2

По данной таблице сначала составляем совершенные д.н.ф. для

логических функций y1

и y2. Затем упрощаем их с помощью преобразо-

ваний булевой алгебры, получая минимальные д.н.ф.

y1 x1

3 x1

2x3

x1x2x3 x1x2x3

x2x3 ;

(1.31)

y2 x1x2

2x3 x1

2x3

x1x2x3 x1x2

2x3 x1x3.

(1.32)

Для реализации конъюнкций д.н.ф. y1 используем линии &1 и &2, а перемычки между коллекторами транзисторов ряда y1 и линиями &3, &4, &5 и &6 пережигаем. Для реализации конъюнкций д.н.ф. y2 используем линии &3, &4 и &5, а перемычки между коллекторами транзисто-

ров ряда y2 и линиями &1, &2 и &6 пережигаем. Осуществив необходи-

мые пережигания перемычек для набора требуемых конъюнкций в со-

ответствующих линиях, получим схему КЛУ, которую требовалось по-

лучить (см. рис. 1.55).

бА

x1x2

x2x3

x1x2

x2x3 x1x3

Рис.1.55. Реализация функций:

x x

;

y2 x1x2 x2x3 x1x3

Преобразование совершенных д.н.ф. в минимальные значительно упрощает схемы, получаемые с помощью ПЛМ. Из данного примера видно, что это преобразование позволило сократить нам число разных элементарных конъюнкций с семи до пяти (конъюнкция x1x2x3 в непреобразованной д.н.ф. использовалась как в y1, так и в y2), поэтому соответствующая ей И-линия может использоваться для подсоединения к ней коллекторов соответствующих транзисторов обоих транзисторных рядов.

Реальные ПЛМ могут иметь достаточно большое число входов,

И-л н й, выходов. Но это не избавляет от необходимости минимиза-
ции д.н.ф. Для эт х целей используют различные алгоритмы и методы.
Один з так х алгор тмов реализован в среде турбо-паскаль автором
С
данных строк.
	Контрольные вопросы и задания
1.	Почему в микропроцессорных системах необходимо исполь-
	зован е двух	памяти – ОЗУ и ПЗУ?
видов
2.	Каково основное назначение ПЗУ и ОЗУ?
3.	Что означают понятия «элемент памяти» и «ячейка памяти»?
4.	Что используют в качестве элемента памяти в электростатиче-
	ских ОЗУ и репрограммируемых ПЗУ?
5.	Объясните принцип работы электростатического ОЗУ, его
	структуру (см. рис. 1.51) и реализацию режимов записи и чте-
	ния под управлением сигналов OE, CS, WE (см. рис. 1.52).
6.	бАНазовите виды РПЗУ и используемые в них способы стирания
	информации.
7.	Чем флеш-ПЗУ отличается от EEPROM?
8.	Что используют в качестве элемента памяти в однократно про-
	граммируемых ПЗУ (PROM)?
9.		Д
9.	Для каких целей используются ПЛМ?
			И
			И

10. Реализуйте на ПЛМ электронную схему КЛУ с тремя входами (x1, x2 и x3) и двумя выходами (y1 и y2), для которых

y1 x1x2 x2x3 x1x3; y2 x1x2 x2x3 x1x3.

11. Реализуйте на ПЛМ комбинированную логическую схему с тремя входами (x1, x2 и x3) и двумя выходами (y1 и y2), для которых

y1 x1x2x3 x1x2x3 x1x2x3 x1x2,x3 x1x2x3; y2 x1x2x3 x1x2x3 x1x2x3.

12. Можно ли ПЛМ применять при проектировании ПЗУ?

Практическое занятие №11

ИНТЕРФЕЙС SPI

Цельи занятия: изучить структуру и принцип действия интер-
фейса SPI; закрепить полученные знания на конкретных примерах.
Краткие теоретические сведения
Интерфейс (англ. Interface) – общая граница (среда) между двумя
информац онно связанными объектами,					а требования к такой границе
определяются некоторыми правилами. В информатике под интерфейсом
имеют в в ду совокупность унифицированных программных и техниче-
Сских средств		прав л (протоколов, описаний и т.д.), обеспечивающих
взаимодейств		устройств и программ.
В самом ш роком смысле интерфейс слишком сложное понятие.
Но нас прежде всего интересуют простые способы передачи данных
между			кропроцессорной системы (между контроллером и
объектами
датч ками, контроллером и исполнительными механизмами, между от-
дельными запом нающими устройствами различного назначения).
Именно эти спосо ы, реализуемые с помощью электронных схем и дан-
ных, и будут являться у нас интерфейсом.
Рассмотрим о ычный циклический регистр сдвига на D-
триггерах с динамическим управлением (см. рис. 1.45). Вместо прими-
тивного источника тактовых импульсов (ключа C) присоединим к нему
тактовый генератор			CLK, разделим его пополам и половинки разнесем
	бА
на некоторое расстояние, сохранив при этом все связи между входами и
выходами D-триггеров. В результате получим следующую простую
схему (см. рис. 1.56):				Д
			MISO
			MOSI
					ИSLAVE
			SCLK
CLK	MASTER
Рис.1.56. Принципиальная схема идеи, на которой создан интерфейс SPI

Левой половинке присвоим имя MASTER (главный), а другой – SLAVE (слуга). Линиям связи между ними дадим такие названия:

MISO (Master Input, Slave Output) – вход мастера, выход Slave; MOSI (Master Output, Slave Input) – выход мастера, вход Slave.

	Данная схема отражает основную идею создания интерфейса SPI
(Serial Peripheral Interface). За восемь тактов сдвига в этом разделенном
на две части регистре циклического сдвига под действием тактовых
сигналов SCLK произойдет перемещение байт информации из мастера в
Slave, а из Slave в мастер.
	Принцип работы интерфейса SPI
	Для того, чтобы осуществлять передачу данных по протоколу SPI
используется следующая схема (рис. 1.57):
С			MISO	&
С			MOSI	&
			MOSI
			SCLK
			SCLK
			ss1	&
иCLK MASTER ss2					SLAVE1
			а
SCLK
	Sh	la	t
			t		SLAVE2
			б		SLAVE2
		Рис.1.57. Передача данных, реализуемая в интерфейсе SPI:
	бА
		а	– схема; б – эпюра тактовых импульсов от CLK
	MASTER может работать с несколькими SLAVE. В каждый мо-
мент времени он работает с каким-то одним SLAVE-м, а связи с осталь-
ными блокирует с помощью специальных сигналов ssN. В частности,
			Д
если MASTER посылает сигнал ss1= 0, то все связи его со SLAVE1 бло-
кируются И-элементами (см. рис. 1.57,а). SLAVE1 в это время может
принимать информацию от другого объекта микропроцессорной систе-
мы, например, на него может записываться код с АЦП, соответствую-
щий показанию датчика температуры охлаждающейИжидкости. В ре-
гистр MASTER-а в этот момент тоже может что-нибудь записываться
или ничего не записываться (это «решает» сам MASTER).
	Как только MASTER «решил» начать обмен данными со SLAVE1,
он выдает сигнал ss1= 1, по которому открываются схемы из И-
элементов в SLAVE1. С этого момента MASTER связывается только со
SLAVE1, а выходы и входы к другим SLAVE блокированы соответст-
вующими сигналами (ssN = 0, где N 1). Далее по каждому тактовому
			66

импульсу от CLK происходи сдвиг информации. Через восемь таких сдвигов MASTER и SLAVE1 обменяются содержимым своих восьмиразрядных регистров.

В течение одного такта выполняются две операции: сдвиг

Sh (Shift) – освобождение места для нового бита; запись la (launch). Как правило, эти операции привязываются к фронтам импульса: передний фронт – Sh, задний фронт – la (см. рис. 1.57,б).

С(освобод вш еся б ты будут заполняться 1, а вся информация из него сдвинется в рег стр MASTER-а). В этом случае мастер только считывает информац ю з выбранного SLAVE.

Если не нужно передавать данные на SLAVE, то шина MOSI от

него отключена рег стр SLAVE будет принимать «висячую единицу»

, нао орот, нужно только передать информацию на выбранный SLAVE, нужно выключить уже MISO. Тогда через MOSI содержимое рег стра MASTER-а передастся в регистр SLAVE.

Основные достоинства интерфейса SPI:

1) простота;
Если
2) полный дуплекс (за восемь тактов (при включенных MOSI и
MISO) одновременно передается байт данных в обе стороны);
3) низкие тре ования к	тактовых импульсов.
Основнойстабильностинедостаток интерфейса SPI: отсутствие контроля связей
MOSI и MISO. Например, при обрыве MISO MASTER примет все вися-
чие единицы и удет «думать», что считал информацию из SLAVE.

граммных средств.

А Данный недостаток здесь можетДбыть устранен лишь с помощью про-

Однако достоинства рассмотренного интерфейса значительно перевешивают этот его недостаток, поэтому он имеет широкое примене-

ние.

Здесь рассмотрена лишь параллельная схема связи MASTER – SLAVE-ы. Иногда используют последовательную схему, где закольцовываются все SLAVE-ы с регистром MASTER-а в один большой циклический регистр сдвига. В этом случае достаточно будет всего четырех проводов: MISO, MOSI, SCLK и одного ss.

Как правило, все регистры имеют длину 1 байт. Однако сама эта схема (см. рис. 1.57,а) не исключает возможности использования регистров и других размеров.

Существует четыре различных режима работы интерфейса SPI. Здесь же рассмотрен только один из них. Остальные режимы работают по тому же принципу, отличия в деталях. Например, может быть иной последовательность операций сдвига и записи – по переднему фронту la, а по заднему – Sh.

Пример использования интерфейса SPI в системе GPS

В навигационной системе можно выделить три объекта, с которыми MASTER должен «общаться» в процессе ее работы. Это флешпамять (Flash) – пусть это будет SLAVE0, модуль навигации GPS – SLAVE1 и графический индикатор для вывода информации – SLAVE2. Для того чтобы мастер работал со всеми ими по схеме параллельного интерфейса SPI, он должен иметь три вывода выбора SLAVE: ss0, ss1, ss2. Каждый из таких выводов соединяется с входом CS (Chip-Selector) соответствующего SLAVE (рис. 1.58).

МК

SCLK

SCK

FLASH

MOSI

SDI

MISO

SDO

ss0

SLAVE0

ss1

SCK

GPS

SPI MASTER

SDI

ss2

SDO

SLAVE1

SCK

SDI

SDO

SLAVE2

Рис.1.58. Принципиальная схема обмена данных в системе GPS

Когда

MASTER-у надо

считать команду или

данные с флеш-

памяти, он выдает сигнал ss0 = 0, флеш-памятьИвключается, а остальные SLAVE выключены.

Во время выполнения микропроцессором прочитанной команды ему может потребоваться обменяться данными с GPS-модулем. Тогда MASTER выставляет ss0 = 1 и ss1 = 0 – включает GPS-модуль.

Полученные данные с GPS-модуля микропроцессор обработает с помощью программы, записанной во флеш-памяти. При этом после выполнения очередной команды программы он прервет связь со SLAVE1 и обратится к SLAVE0, чтобы прочесть следующую команду (арифмети- ко-логическую операцию) программы, а затем вновь обратится к

SLAVE1 за данными, с которыми необходимо эту арифметикологическую операцию выполнить.

В результате такого взаимодействия MASTER-а с SLAVE0 и SLAVE1 сформируется файл графического изображения. MASTER начнет включать и выключать индикатор изображения, чередуя сигналы ss2 = 0, ss0 = 1 с сигналами ss2 = 1, ss0 = 0, чтобы перегрузить графический

Сфайл из флеш-памяти на индикатор изображений. После чего на индикаторе высветится изображение как результат переработки данных, полученных с GPS-модуля.

При всем этом обмен данными происходит по шинам MISO и MOSI под действ ем тактовых импульсов SCLK, а SLAVE-selector (ss) здесь нужен л шь для переключений с одного SLAVE на другой.

Так х SLAVE-в может ыть сколько угодно (в зависимости от возможностей мастера). Все эти SLAVE-ы с помощью прерываний ис-


МикросхемаобладаетSPI-FLASH		высокой скоростью обмена ин-
пользуются как	ы параллельно. Один промежуток времени микрокон-
троллер (МК) ра отает с одним SLAVE, затем происходит прерывание и
ипереключен е на ра оту с другим SLAVE. Интервалы между этими пе-
реключен ями	прерываниями достаточно малы, поэтому в более при-

вычных масшта ахАвремени кажется, что МК работает со всеми SLAVE-ми как ы одновременно.

формацией. В ней со ственно и хранится программное обеспечение МК. Шина SPI имеет очень высокую пропускную способность. Через

нее МК	Д
нее МК
1.	Что такое интерфейс?
2.	Каково назначение интерфейса в микропроцессорных систе-
	мах управления двигателем?	И
	мах управления двигателем?
3.	Какое минимальное количество проводов может содержать
	шина SPI?
4.	Начертите упрощенную схему обмена данными, которая реа-
	лизована в интерфейсе SPI, назовите основные составляющие
	данной схемы и их функции.
5.	Назовите шины, по которым производится передача данных в
	интерфейсе SPI.
6.	Передачу какого сигнала обеспечивает шина SCLK? зобрази-
	те этот сигнал на временной диаграмме. Назовите действия,
	которые осуществляются по переднему и заднему фронтам
	тактового импульса.
7.	С помощью какого сигнала MASTER мастер подключает и от-
	ключает выбранный им SLAVE?

Практическое занятие №12

СХЕМА МИКРОПРОЦЕССОРНОЙ СИСТЕМЫ УПРАВЛЕНИЯ ПЕРЕКЛЮЧЕНИЕМ ПЕРЕДАЧ

Цели занятия: исследование схемы микропроцессорной системы управления переключением передач; изучение на примере данной схемы механизма работы микропроцессорных систем управления.

	Кратк	е теоретические сведения
	М кропроцессорные системы отличаются большим разнообразием
с точки зрен я пр мененных типов электронных и цифровых устройств
Си их характер ст к. Так, разрядность слова (регистров данных и ячеек
памяти) может составлять 4, 8 или 16 бит, тактовая частота – от одного
до нескольк х мегагерц, число уровней прерывания – 2…8, емкость
ОЗУ – от 128			до нескольких килобайт, емкость ПЗУ и ППЗУ – не-
сколько к		.		, о ъем ПЗУ системы управления двигате-
Например
лем	трансм сс ей «Тойота» составляет 7,5 килобайт, емкость ППЗУ
системы управлен я сцеплением «Фиат» – 2 КБ. В качестве центрально-
го процессора (ЦПУ) могут использоваться как специальные микропро-
цессоры (например, в системе «Тойота»), так и серийные.
	лобайт
	Особо перспективным является применение в системах управле-
ния	агрегатами		автомо илей однокристальных микроконтроллеров
(МК). В состав такого МК, выполненного в виде одной интегральной
схемы, входят центральный процессор, генератор тактовых импульсов,
			А
ОЗУ, интерфейс ввода-вывода, таймер, контроллер прерываний, а также
какое-либо из постоянных запоминающих устройств (ПЗУ, ППЗУ или
РПЗУ с ультрафиолетовой или электрической системой стирания про-
граммы). Часто в составе одной серии однокристальных МК выпускают
модификации с различными вариантами ПЗУ. Основным преимущест-
				Д
вом применения однокристального МК является возможность значи-

тельного сокращения числа интегральных Имикросхем, образующих систему управления. Однокристальный МК в зависимости от структуры микропроцессорной системы управления может заменить 5…10 корпусов интегральных микросхем, что помимо уменьшения размеров аппаратуры управления обеспечивает и существенное повышение ее надежности в результате сокращения внешних соединений между корпусами микросхем [9, с. 111].

Ядром микропроцессорной системы является ЦПУ (CPU - Central Processing Unit). Это программно-управляемое цифровое устройство с дискретным принципом действия. Упрощенная структура ЦПУ представлена на рис. 1.59,а.

P0 A0

…

⁞

РОН

УУ

АЛУ

БР A

БР B

Р с. 1.59. Центральный процессор: а – схема; б – схема выводов АЛУ

иВ состав ЦПУ входят арифметико-логическое устройство (АЛУ),

регистры

назначения (РОН) и управляющее устройство (УУ). В

АЛУ меются м кросхемы сумматоров, регистров сдвига, различных

КЛУ, из которых созданы устройства, выполняющие арифметические и

логические операции над данными. Коды этих операций соответствуют

общего

номерам устройств.

Команда, читаемаяАМП, содержит код операции S0 S1 S2 S3 и указатель типа операции (M = 0 – арифметическаяДоперация, а M = 1 – логическая). В команде также указаны адреса данных A и B. Содержимое этих адресов МП загружает в буферные регистры (БР), предназначенные для временного хранения данных и включает по коду операции нужное устройство АЛУ. Результат вычислений определяется совокупностью сигналов на выходах АЛУ (рис. 1.59,Иб) F и переноса P из старшего разряда. Далее этот результат поступает на один из регистров (РОН), если этот результат не окончательный и должен использоваться в последующих вычислениях до полного завершения операции.

Так работает МП, выполняя одну команду за другой. Последовательность этих команд образует программу, которая хранится в ППЗУ или ОЗУ. Функциональные возможности МП как программноуправляемого устройства практически ничем не ограничены, но эффективность его работы значительно возрастет, если его снабдить дополнительными устройствами для хранения информации и обмена ею с внешними устройствами.

Полученное таким образом устройство называется микро-ЭВМ или микроконтроллером.

Микропроцессорная система переключением передач

В качестве примера рассмотрим систему автоматического управления переключением передач, реализованную на базе микросхем, входящих в состав микропроцессорного комплекта серии КР580 (рис. 1.60).

Си

Рис. 1.60.бАСтруктурная схема микропроцессорной системы автоматического управления переключением передач (на базе комплекта микросхем серииДКР580)

На вход данной системы подаются сигналы от датчиков скорости

автомобиля и частоты вращения коленчатого вала двигателя, темпера-

туры двигателя, загрузки автомобиля и др. Также на вход поступают команды от аппаратуры управления, наИнформациякоторые воздействует водитель.

Перед поступлением в собственно микропроцессорную систему

управления все эти сигналы обязательно преобразуются в числовой код с помощью соответствующих преобразователей (например, аналогоцифровых преобразователей (АЦП), преобразователей «частота – код» и

т. д.), входящих в состав блока ввода. от блока ввода по-

ступает в схему интерфейса. Причем в случае большого объема информации таких схем интерфейса может быть несколько.

ЦПУ рассматриваемой микропроцессорной системы состоит из трех микросхем. Большая интегральная схема микропроцессора типа КР580ИК80А обрабатывает всю информацию. Ее связь с шинами управления и данных осуществляется через системный контроллер – шинный формирователь, а формирование тактовых последовательностей импульсов, необходимых для работы микропроцессора, происхо-

дит с помощью генератора тактовых импульсов, стабилизированного кварцевым резонатором. В зависимости от вырабатываемых ЦПУ сигналов на шине управления и кода на шине адреса в работу с ним включается то или иное устройство микропроцессорной системы (тот или

иной SLAVE) и осуществляется обмен данными между ЦПУ и выбранным элементом микропроцессорной системы. При этом для работы с запоминающими устройствами ЦПУ выдает на адресную шину адрес ячейки памяти, а на шину управления команду «Чтение» или «Запись».

Свала на указанные отклонения от нормальной работы, в ней используется с стема прерыван й, реализуемая с помощью контроллера прерываний. К каждому входу или к части входов контроллера прерываний подводятся гналы от внешних устройств. При появлении на каком-либо

Для того чтобы микропроцессорная система оперативно реагиро-

сигнал бАуровнем, соответствующим «логической 1», контроллер подго-

из входов контроллера сигнала с уровнем 1в ЦПУ поступает запрос на прерыван е ра оты основной программы.

В зав мости от того, на какой из входов контроллера поступает

тавл вает нформац ю ЦПУ о том, на какую из подпрограмм ему следует перейти. Если с гналы с уровнем 1 будут поданы одновременно на несколько входов контроллера, то он подготовит для ЦПУ информацию о переходе на подпрограмму, предусмотренную сигналом внешнего устройства с самым старшим приоритетом.

При поступлении запроса от контроллера на прерывание ЦПУ сначала заканчивает выполнениеДтекущей команды, а затем выдает на управляющую шину сигнал разрешения прерывания, то есть готовность перехода от основной программы к подпрограмме. После этого контроллер информирует ЦПУ, на какую из подпрограмм ему следует перейти. По окончании выполнения этой подпрограммы ЦПУ либо по сигналу контроллера прерывания переходитИна новую подпрограмму, запрос на которую поступил к контроллеру от следующего по старшинству приоритета внешнего устройства, либо при отсутствии таких запросов возвращается к выполнению основной программы.

Выполнение ЦПУ подпрограмм в порядке, определяемом старшинством приоритета внешних устройств, обеспечивает первоочередную реализацию в системе управления переключением передач таких управляющих воздействий, которые являются наиболее важными для автомобиля. В частности, старшим приоритетом, как правило, обладают внешние устройства, сигнализирующие о неполадках в системе управления, могущих создать для автомобиля аварийную ситуацию.

Микросхема контроллера прерываний КР580ВН59 имеет восемь входов для подключения к внешним устройствам.

Таймер КР580ВИ53 используется для периодического контроля состояния элементов микропроцессорных систем управления, которое зависит от того, правильно ли функционирует система или в ней имеют место сбои.

После того, как ЦПУ закончит обработку соответствующего объема информации, он выдаст управляющую команду, которая далее через Сканал вывода интерфейса поступает к блоку усилителей питания элек-

тромагнитов исполнительных устройств, а также к блоку индикации реж мов. В результате обеспечивается требуемый порядок срабатыва-

ния сполн тельных устройств и получение индикации режимов их ра-

линботы.Если для управления переключением передач применить однокри-

стальный м кроконтроллер, то он по своим функциональным возможностям будет экв валентен микросхеме, выделенной штрихпунктирной

ей

ственно

уступает схем, ем памяти ным, то

1.	Какие электронные и цифровые устройства используются в
		Д
	микропроцессорных системах управления?
2.	КакаябАроль отводится центральному процессору в микропроцес-
	сорных системах управления?
3.	Перечислите интегральные схемы, которые включает в себя од-
4.	нокристальный микроконтроллер.		И
	Назовите основные достоинства однокристальных микрокон-
	троллеров.
5.	Какое устройство называется центральным процессором?
6.	Перечислите комплектующие центрального процессора. Начер-
	тите схему ЦПУ, объясните принцип его работы.
7.	Является ли арифметико-логическое устройство программно-
	управляемым?
8.	Перечислите все входы и выходы арифметико-логического устрой-

ства, поясните их назначение.

9.Чем микроконтроллер отличается от микропроцессора?

10.Что такое генератор тактовых импульсов и какую роль он играет в работе центрального процессора?

11.Объясните работу механизма прерываний.

12.Как происходит обмен данными между устройствами памяти?

2.ОБЩИЕ МЕТОДИЧЕСКИЕ УКАЗАНИЯ

КЛАБОРАТОРНЫМ РАБОТАМ

Настоящие лабораторные работы проводятся в компьютерном классе с использованием специального программного обеспечения для

разработки и имитации работы электрических цепей.

Сфайлами (File), меню редактирования (Edit), меню работы с цепями (Circut), меню анал за схем (Analysis), меню работы с окнами (Window), меню работы с файлами справок (Help).

Интерфейс пользователя состоит из полоски меню, панели инст-

рументов и рабочей области.

Полоса меню состоит из следующих компонентов: меню работы с

аналогив меню, кнопок запуска и приостановки схем, набора радиоэлектронныхбАаналоговых и цифровых деталей, индикаторов, элементов

Панель нструментов состоит из “быстрых кнопок”, имеющих

управлен я нструментов. Внешний вид интерфейса пользователя представлен на р с. 2.1.

Д И

Рис. 2.1. Внешний вид экрана компьютера при работе с программным обеспечением

Программное обеспечение находится в папке WEWB41. Ее следует открыть, выбрать в ней файл WEWB32 и дважды щелкнуть левой кнопкой мыши. Если будут появляться запросы, отвечать «Да» и «OK».

Лабораторная работа №1 И СЛЕДОВАНИЕ ОДНОСТУПЕНЧАТЫХ ТРИГГЕРОВ

Цели работы: исследование различных схем одноступенчатых триггеров с спользованием интерфейса схемотехнического моделиро-

вания электронных		электрических цепей, приобретение опыта работы
с подобными нтерфейсами и умений в составлении и отладке элек-
Стронных схем.
	Выполнен е данной ра оты требует теоретической подготовки по
теме «Тр ггеры» с		спользованием лекционного материала и повторе-
	практ ческого занятия №7 настоящего учебно-методического посо-
ния
бия.	Работа рассч тана на 4 часа. Один час используется на описание

основных видов одноступенчатых триггеров и составление их элек-
тронных схем. Всё это входит в первую часть отчета по выполнению
лабораторной ра оты.
	Следующие два часа используются для ввода схем триггеров в ре-
дакторе программы WEWB32, их отладки и проведении исследований с
получением эпюр импульсов напряжений на входах и выходах триггера.
	бА
	Для снятия этих эпюр к входам триггера следует подключить в ка-
честве питания генератор слов (Word Generator), а ко всем выводам
(входам и выходам) триггера подключить логический анализатор. В
этом случае на его экране можно будет наблюдать эпюры импульсов
напряжений всех выводов триггера.
		Д
	Входные импульсы программируются последовательностью нулей

и единиц в соответствующих столбцах генератораИслов. Чтобы стереть предыдущую запись в поле программирования генератора, нужно щелкнуть мышью на клавишу CLEAR. При этом все поле заполнится одними нулями. Чтобы записать в нужном месте этого поля 1, следует выделить нужную клетку мышью и нажать на клавиатуре клавишу 1.

Исследование RS-триггера на элементах ИЛИ-НЕ

Соединим крайний левый вывод генератора слов с входом R асинхронного RS-триггера на элементах ИЛИ-НЕ (см. рис. 1.34,а) и наберем в крайнем левом столбце поля программирования сигналов такую последовательность нулей и единиц: 1000011000100010. Тогда на логиче-

ском анализаторе через 13 тактов появится соответствующая эпюра напряжений (самая верхняя эпюра на экране логического анализатора – рис. 2.2,в). В таком же соответствии находится последовательность нулей и единиц второго столбца и второй сверху эпюры на экране логического анализатора для сигнала S (проверьте).

Эпюра прямого выхода Q RS-триггера на том же экране еще ниже, Са самая нижняя эпюра соответствует его инверсному выходу Q .

и бА Д И

Рис. 2.2. Исследование асинхронного RS-триггера на элементе ИЛИ-НЕ: а – схема; б – поле генератора; в – эпюры на анализаторе

Для большей наглядности к выводам RS-триггера подсоединены еще цифровые индикаторы. Они позволяют видеть состояния всех выводов на каждом такте работы данной схемы. На схеме (рис. 2.2,а) эти индикаторы имеют обозначения выводов, к которым присоединены.

Для включения набранной схемы в работу, следует мышью нажать на кнопку в правом верхнем углу панели редактора (см. рис. 2.1).

Исследование работы триггера следует проводить в пошаговом режиме. Для этого следует нажимать на кнопку STEP генератора слов и на каждом такте следить за изменениями сигналов на выходе триггера.

При любых входных сигналах данная схема будет давать на выхо- Сде сигналы в соответствии с таблицей истинности RS-триггера на эле-

ментах ИЛИ-НЕ. Проверьте этот факт экспериментально.

Исследован е асинхронного RS-триггера на элементах И-НЕ

миТеперь введ те в редакторе данного интерфейса схему RS-тр ггера на элементах И-НЕ (рис. 1.35,а) и соедините ее выводы с генератором слов, логическим анализатором и цифровыми индикатора-

аналог чным о разом. Должна получиться следующая схема

(рис. 2.3)бА. Д И

Рис. 2.3. Исследование асинхронного RS-триггера на элементе И-НЕ

Далее следует в пошаговом режиме провести аналогичные исследования данного триггера и убедиться, что значения на его выходах соответствуют таблице истинности RS-триггера с инверсными входами. Здесь входные сигналы запрограммированы с учетом того, что ситуация R = S = 0 исключена, поскольку в этой ситуации данная схема свойству триггера удовлетворять не будет.

Исследование синхронного RS-триггера

хема с нхронного RS-триггера представлена на рис. 1.37. Для ускорен я процесса ввода можно воспользоваться уже набранной схемой (р с. 2.3), добав ть к ней недостающие два элемента и соответст-

вующ м образом	х соединить (согласно схеме на рис. 1.37). Тогда по-
С	получится следующая схема (рис. 2.4):
сле такого редакт	получится следующая схема (рис. 2.4):
рования
бА
	Д
	И

Рис. 2.4. Исследование синхронного RS-триггера

Записать последовательности входных сигналов здесь можно также произвольно, за исключением случая запрета C = R = S = 1. Ситуация R = S = 1 при C = 0 здесь вполне допустима, поскольку управляющий сигнал C = 0 ее заблокирует.

Реализуйте пошаговый режим проверки работы данной схемы и убедитесь, что получаемые значения на ее выходах соответствуют таб-

Слице истинности синхронного RS-триггера.

Исследован е D-триггера

Чтобы преобразовать схему синхронного RS-триггера (рис. 2.4) в

ционныйD-тр ггер, достаточно вход R соединить с выходом крайнего левого сверху элемента И-НЕ. Оставшийся при этом единственный информа-

вход S о означим через D. Удалим уже ненужный теперь индикатор R со всеми его соединениями. В результате получится схема

D-тр ггерабА(р с. 2.5).

Д И

Рис. 2.5. Исследование D-триггера

Исследуйте эту схему в пошаговом режиме и убедитесь, что логика ее работы соответствует таблице истинности D-триггера.

На основе D-триггера изготовляют проблесковые маячки для автомобилей спецслужб. В них на вход D-триггера D подаются прямоугольные импульсы с частотой 2 или 3 герца от простейшего генератора. Прямой и инверсный выходы триггера управляют мощными транзи-

Ссторными ключами, коммутирующими лампы проблесковых маячков.

Исследован е DV-триггера

Иногда D-тр ггер дополняют еще одним входом V, разрешающим

Такиеего переключен е. триггеры называют DV-триггерами (рис. 2.6). бА Д И

Рис. 2.6. Исследование DV-триггера

При установке разрешающего сигнала (V = 1) DV-триггер работает аналогично D-триггеру, но при запрещающем сигнале (V = 0) смена состояний триггера не происходит.

При соединении инверсного выхода Q с входом D такой DV-триггер превращается в счетный T-триггер, выполняющий счет по модулю два.

Окончательное оформление отчета по лабораторной работе

делать выводы по результатам исследований одноступенчатых триггеров, начерт ть их схемы и отметить особенности каждого из них.

Лог ку работы каждого исследуемого триггера следует проиллюстри-
ровать собственным примером, отражающим зависимость выходных
С		и его состояний в момент поступления
	тр ггера от входных
этих с гналов на входы.
Во время защ ты отчета по лабораторной работе обучающемуся
для оценки его знан й могут		ыть заданы следующие контрольные во-
сигналов
просы	задан я.
	Контрольные вопросы и задания
1.	Заполните та лицу истинности асинхронного RS-триггера на
	элементах ИЛИ-НЕ.
2.	Почему ситуация на входе R = S = 1 асинхронного RS-триггера
	на элементах ИЛИ-НЕ считается запрещенной?
3.	Заполните таблицу истинности асинхронного RS-триггера на
	бА
	элементах И-НЕ. Какая ситуация входа на этом триггере являет-
	ся запрещенной?
4.	Как асинхронный RS-триггер с инверсными входами можно
	преобразовать в синхронный?
5.	Заполните таблицу истинности синхронного RS-триггера. Со-
		Д
	поставьте эту таблицу с эпюрами входных и выходных сигналов
	данного триггера.
6.	Как синхронный RS-триггер можно преобразовать в D-триггер?
7.	Назовите входы D-триггера и их назначение.
8.	Имеет ли D-триггер запрещенную ситуацию на его входах?
9.			И
	Какое практическое применение имеют D-триггеры для автомо-

билей спецслужб?

10.Что представляет собой DV-триггер? В чем его принципиальное отличие от D-триггера?

11.Как преобразовать D-триггер в делитель частоты? 12.Как преобразовать D-триггер в Т-триггер?

<<< < Предыдущая 12 / 62 3 4 5 6 > Следующая >>>

Соседние файлы в предмете [НЕСОРТИРОВАННОЕ]

#
07.01.20213.5 Mб32156.pdf
#
07.01.20213.51 Mб182157.pdf
#
07.01.20213.53 Mб112158.pdf
#
07.01.20213.53 Mб242159.pdf
#
07.01.2021355.01 Кб3216.pdf
#
07.01.20213.56 Mб262160.pdf
#
07.01.20213.56 Mб72161.pdf
#
07.01.20213.57 Mб12162.pdf
#
07.01.20213.57 Mб72163.pdf
#
07.01.20213.6 Mб42164.pdf
#
07.01.20213.6 Mб72165.pdf