6.4. Есептегіштерді құру принциптері
Басқарылатын трансмиссиялық жүйенің берілу жылдамдығына байланысты анализаторда түрлі схемалық шешімдер қолданылады.
6.3-сурет. Төмен жылдамдықтағы BER анализаторының генераторы
Төмен жылдамдықтағы кодты генератор және қате анықтағышы. Сынақ коды генераторынан және нақты қателік анализаторынан [106] тұратын телекоммуникацияда пайдаланылатын BER анализаторы 6.3 және 6.4-суретте көрсетілген. Солтүстік Американың ең жоғары жылдамдығы 44,736 Мбит / с (DS3) және Солтүстік Америкадан тыс жерде 139,364 Мбит / сағ, бұл төмен (200 Мбит / сек) бит жылдамдығына арналған.
Кодтық топ генераторы бар PRBS, күріш. 6.16, сағаттық сигнал көзінен тұрақты жиілікте (G.703 бойынша) немесе синтезатордан синхрондалады, осылайша синхрондау жиілігін өзгертеді. Осыған байланысты, осы құралдарды пайдалану кейбір синхрондалу жиіліктерін белгілеуді және олардың шағын қоныс аударуын ± 15-ден ± 50 ppm-ға дейін жеткізу мүмкіндігін талап етеді. Сынақ кодтарын қайталау үшін, PRBS схемасы және кодтық генератор генераторы, әдетте, деректер мен мәліметтерді бірге келетін сағаттық сигналмен немесе шығу кодталған деректер тізбегімен қамтамасыз ететін екілік деректерді шығару күшейткішін басқаратын триггер тізбегіне ие. Бұл сигналдың циклдік үндестіруін, мысалы, SONET / SDH жүйесі талаптарына сәйкес жасауға мүмкіндік береді. Сонымен қатар, бұл схема сағаттық үндестіруді тиімді қалпына келтіру үшін тиісті интерфейс кодын жасауды жеңілдетеді. Шығу күшейткіші электрлік интерфейстің ерекшеліктеріне сәйкес, сигналдың қажетті деңгейін қамтамасыз етеді, оның ішінде полярлық серпін бар сигнал.
6.4-сурет. Төмен жылдамдықты қате анықтағышы
6.4-суретте келтірілген қателік детекторы стандартты кодталған сигнал алады, сағат генераторын қалпына келтіреді және екілік күн мен сағат сигналдарын қамтамасыз ету үшін кодтауды жояды. Ол кез-келген интерфейс-код алгоритмін бұзуды анықтайды және қателерді анықтау процесінің бірінші деңгейі болып табылатын қате есептегішін сигналдар жібереді. Циклдік сигналдармен жұмыс жасағанда, ресивер кез-келген кадрдың синхрондау элементін ұстайды, циклдік қателердің бар-жоғын тексереді және кез-келген орнатылған дабылдарды немесе CRC биттерін кодтайды, осылайша өлшеулерге мүмкіндік береді.
Ақыр соңында, екілік деректер мен синхрондау сигналы қате детекторына және логикалық қателер үшін біртіндеп алынған сынақ кодының битін тексеретін сілтеме сынау коды генераторына бағытталады. Уақыттық база үздіксіз, мерзімді және қолмен жұмыс істеу үшін өлшеу беруді басқарады. Қателердің жинақталған саны BER мәнін алу және қателер болған жағдайда жұмыс істеуін талдау үшін өңделеді.
Сынақ кодтары мен қате детекторының жоғары жылдамдықты генераторы. 6.5 және 6.6 суреттері 3 Гбит / с сынақ коды генераторы мен қате детекторы үшін схемаларды [14] көрсетеді. Бит жылдамдығының жоғары болуына байланысты, осы бағытта бірізді ПРБС және кодтық топтарды құру ұсынылмайды. Сондықтан, тест кодтары параллельді 16-биттік кодтық топтар ретінде 200 Мбит / с жылдамдығымен, содан кейін екі жақты екі бағытты жылжытпалы рекордері мен жоғары сыйымдылығы бар жадты пайдаланып (Сурет 6.5) жасалады. Жоғары жылдамдықты схемалар параллельді деректерді 3 Гбит / с дейін жылдамдықпен сериялы ағынға айналдыратын арсенид-галлий логикалық тізбектерінің негізінде орындалады.
Осы схема бойынша сағаттық кіріс жиілік синтезаторымен жасалады, сәйкесінше құрылғы белгіленген кідіріс желісі арқылы бақыланады және сынақ коды генераторы мен шығыс күшейткіші дискретті және біртіндеп ауыспалы кідіріс тізбегі арқылы синхрондалады, сондықтан сағат / деректер фазасы оң жақта да, теріс. Дискретті кідіріс мәндері 250, 500 және 1000 ps болып табылады, ал біртекті кешіктіру диапазоны 1 пенс амплитудасы бар 0-ден 250-ге дейінгі диапазонда болады.
Шығыс күшейткішпен байланысты уақыт плоттері деректерді минималды фазалық дірілдеуді қолдау үшін D-типті триггер арқылы қайта синхрондайды. Зертханалық өлшеулер үшін әдетте сынақ құрылғысының ұқсас түрі қолданылғандықтан, сағат пен деректердің шығу деңгейлері және тұрақты қиғаштықтар нақты пайдалану жағдайында әртүрлі болуы мүмкін.
2-суретте көрсетілген қателік детекторы. 6.6, қарапайым параллель байланыс бар, сондықтан сағаттың және деректердің кірістері дискретті және біркелкі кідірістің тізбектерінен өтіп, сағаттың / деректердің кез келген сатысында қателер анықталған кезде оптималды параметрді қамтамасыз етеді. Ішкі процессорды шешім шегін орнату арқылы және сағаттық сигналдың фазасы бақылауда болған кезде, қате детекторын пайдалану шарттары автоматты түрде оңтайландырылуы мүмкін. Жоғары жылдамдықты демультиплексор 16-синхронды сигналмен қатар сериялық деректер ағындарын 16-биттік параллель код топтарына түрлендіреді.
Параллельді қосылған сілтеме тест генераторы кіріс деректерімен синхрондалады және биттерді салыстырады, сондықтан кез келген қате екі санауыштардың бірі арқылы белгіленеді, олардың біреуі қателер санын есептейді, ал екіншісі биттердің жалпы санын есептейді. Өлшеу процессоры 1 мс дейінгі ажыратымдылығы бар қателер болған жағдайда операцияны талдауды қамтамасыз етеді.