3 Аппаратная реализация матричной памяти

MOS NOR ROM

        На рисунке3.1 показана реализация накопителя MOS NOR ROM памяти, предназначенной только для считывания. На рисунке 3.1 дана электрическая схема, на рисунке 3.2 показана топология соответствующей области чипа. Линии WL служат для выборки слов, они адресуются с помощью декодера. Линии BL для считывания записанных данных, которые через усилители поступают на шину данных. Усилитель сигнала в линии данных повышает надежность считывания. Как видно из рисунков, каждая из ячеек содержит один MOS транзистор.

 

Рисунок 3.1-электрическая схема MOS NOR ROM памяти

    

Рисунок 3.2 -Топология ячейки памяти

Запись информации осуществляется путем изменения порогового напряжения транзистора. Программирование матрицы осуществляется производителем микросхем, как правило, на заключительном технологическом этапе. Для программирования матрицы используется только один слой. Выключение транзисторов осуществляется путем имплантации примеси, повышающей пороговое напряжение.

Элемент памяти rom

     На рисунке 3.3 показана электрическая схема элемента памяти ROM, которая может быть использована для расчета быстродействия.

Далее приведен пример соответствующего расчета парметров ячейки. Вначале рассчитаем параметры линии выборки слов LW: сопротивления R (с учетом удельного сопротивления квадрата), ёмкости адресной линии Сwa, емкости затвора Cg (при заданных типовых параметрах): Rw=7/2*10 Ом =35 Ом Сwf=(7λ*2λ)(0.6)²*0.08+2λ(7λ*0.6)*0.043=0.65 fF  Cg=(4λ*2λ)(0.6)²1.76=5.1 fF

Рассчитаем паразитные параметры битовой линии.  Rb=(8.5/4)*0.07 Ом=0.15 Ом (пренебрежимо мало).  Cwb=(8.5λ*4λ)(0.6)²0.031+2(8.5*0.6)*0.044=).83 fF (емкость битовой линии)  Cdr=((3λ*4λ)(0.6)²0.3+2*3λ*0.6*0.8)*0.375+4λ*0.6*0.43 = 2.6 fF (емкость стока).

Рассчитаем задержку по адресной линии tw (англ word) для матрицы M=(512)²  tw=0.38(rw*Cw)M²=0.38(35 Ом*(0.65+5.1) fF)512²=20 нс

Ниже (слева) приведён пример расчета битовой линии. Справа приведены четыре различных способа борьбы с этой задержкой.

NAND ROM

     На рисунке 3.4 показана реализация накопителя MOS NAND ROM памяти. На рисунке 3.5 дана электрическая схема, на правом рисунке показана топология соответствующей области чипа. Линии WL служат для выборки слов, линии BL для считывания записанных данных. Все линии WL находятся под высоким потенциалом, за исключением той линии, которая выбрана. В каждой из линий данных стоит усилитель сигнала, повышающий надежность считывания. Как видно из рисунка каждая из ячеек содержит один MOS транзистор. Использование этой схемы позволяет значительно сократить размеры запоминающего элемента за счет некоторого ухудшения его функциональных характеристик.

рисунок 3.4-электрическая схема MOS NAND ROM памяти

Рисунок 3.5 –топология MOS NAND ROM памяти

Расчет nand ячейки

     На нижнем рисунке показана схема замещения MOS NAND элемента памяти памяти. Справа приведен пример расчета паразитной емкости для WL.