7. Динамическая память

7.1. Принцип построения динамического запоминающего элемента

В динамической памяти типа DRAM информация сохраняется в виде зарядов на очень малой емкости С₃=0,01...0,05 пФ, образованной между стоком и подкладкой МОП-транзистора (рис.31).

Рис. 31. Динамической однотранзисторный ЭП:

а — схема;

б — топология

Сток транзистора не имеет внешнего вывода. Для записи информации на линию выборки ЛВ, подается высокий уровень напряжения, которое открывает транзистор T_у. Создается проводящий канал, и уровень напряжения на разрядной линии записи-считывания ЛЗС_J определяет состояние конденсатора С₃: заряжен при высоком уровне (состояние “1”) и разряжен при низком (состояние “О”)

Фрагмент ЗУ (рис. 32) показывает два динамических ЭП в одном столбце, усилитель считывания УСЧ, а также ключи K₁, и К₀ соответственно для записи единицы и нуля.

Рис. 32. Фрагмент динамического ЗУ:

а — схема;

б — временные диаграммы считывания

Линия ЛЗС_J длинная, к ней подключено много транзисторов (определяются количеством строк), поэтому она имеет большую емкость С_л, которая многократно превышает С₃ запоминающего элемента. Перед считыванием линия ЛЗС_J (собственная емкость С_л) предварительно заряжается до уровня U_cc/2 (возможны и другие значения в ряде микросхем памяти). При считывании нуля (сигнал ЛВ_i = 1) линия ЛЗС, подключается к емкости С₃ с нулевым потенциалом, поэтому часть заряда емкости С_л перетекает в емкость С₃ и напряжение на них выравнивается. Потенциал линии ЛЗС, понижается на значение ΔU. Это — сигнал лог. О, поступающий на УСЧ. При считывании единицы, наоборот, напряжение на емкости С₃ вначале равно значению U_cc. При подключении емкости С₃ к линии ЛЗС, часть ее заряда передается на емкость С_л и напряжение на линии ЛЗС, увеличивается на ΔU. Это — сигнал лог. 1, поступающий на УСЧ.

До выборки ЭП емкость С_л имела заряд Q= С_л U_cc/2, а после — этот же заряд имеет общая емкость С_э + С_л, поэтому справедливо равенство: Q= (С_л+ С₃)( U_cc/2 – ΔU). Сравнивая выражения для одного и того же заряда £>, запишем:

С_л U_cc/2=(С_л+ С₃)( U_cc/2 – ΔU)

откуда для ΔU получаем

ΔU = U_cc С₃/2 С_л.

Вследствие того, что С_л » С₃, сигнал ΔU оказывается слабым. Кроме того, считывание является разрушительным — емкость С₃ существенно изменяет свой потенциал.

Эти недостатки можно устранить увеличением емкости С₃ (без изменения площади ЭП) или уменьшением емкости С_л.

Уменьшение емкости С_л достигается при разрезании ЛЗС на половины и включении между ними дифференциального усилителя-регенератора УРЕГ. Такой способ вдвое уменьшает емкость С_л и соответственно сигнал ΔU увеличивается в два раза (рис. 33)

Рис. 33. Способ уменьшить емкость С_л:

а — разрезание разрядной линии на половины;

б — схема УРЕГ

Схема УРЕГ строится на основе триггеров с использованием дополнительного сигнала подготовки ПДГ для управления нагрузочными транзисторами Т_н1 и Т_н2 (рис. 33, б). Вначале сигнал ПДГ = 0 и транзисторы Т_н1 и Т_н2 закрыты. Входы- выходы УРЕГ подключены соответственно к ЛЗС_А и ЛЗС_В. При считывании сигнал ПДГ = 1 и транзисторы Т_н1 и Т_н2 открываются. Потенциал ЛЗС с выбранным ЭП увеличивается или уменьшается на ΔU, а вторая линия хранит постоянное напряжение U_cc/2. Состояние триггера определяется тем входом-выходом, на котором изменяется напряжение.

При увеличении напряжения на ΔU данный вход-выход принимает значение лог. 1 (противоположный — лог. 0). При уменьшении напряжения на ΔU данный вход-выход принимает значение лог. 0 (противоположный — лог. 1).

После переключения триггер хранит на выводах А и В значения записанных данных, с помощью которых он восстанавливает на емкости С₃ полное значение считанного сигнала. Тем самым автоматически осуществляется регенерация данных в ЭП. Состояние триггера определяет также выходные сигналы считанной информации.

7.2. Схема динамического запоминающего устройства

Типовая схема динамического ЗУ с однобитной организацией N х 1 содержит (рис. 34):

• матрицу ЭП (раскрыт частично один столбец);

• буферы адресов строк и столбцов;

• дешифраторы адресов строк DCX и столбцов DCY;

• формирователи ФС1 и ФС2, вырабатывающие тактовые сигналы Ф1 - Ф4;

• усилитель-регенератор УРЕГ;

• инверторы и ключевые схемы К1 -К4 и К8.

С помощью схемы УРЕГ линии записи-считывания разрезаны на две равные части ЛЗС_А и ЛЗС_В, при этом емкость разрядных линий уменьшается до значений С_л/2.

В исходном состоянии высокий уровень сигнала замыкает ключи К1, которые подают напряжение U_cc/2 для заряда ЛЗС_А и ЛЗС_В. При обращении к памяти одновременно с сигналом подается старшая половина адресного кода адреса строк А_х (подготовительный этап).

Ключи К1 размыкаются и ПЗС изолируются от напряжения U_cc/2. При этом во всех ЭП выбранной строки происходят процессы зарядки или разрядки запоминающего конденсатора С₃ и создается дисбаланс напряжений на входах схемы УРЕГ.

Второй тактирующий импульс Ф2 снимает сигнал ПДГ с усилителей- регенераторов, и они переключаются. При этом на их входах-выходах формируются полные уровни сигналов, которые восстанавливают состояние ЭП выбранной строки.

Рис. 34. Схема динамического ЗУ

На исполнительном этапе операции записи или считывания необходимо наличие сигнала — прием младшей части адресного кода А_у (адреса столбцов). Формирователь ФС2 вырабатывает вторую пару тактирующих импульсов ФЗ и Ф4. Сигнал ФЗ позволяет загрузку в буфер BAY адреса столбцов; сигнал Ф4 активизирует работу дешифратора DCY, в результате чего открываются ключи К2 выбранных столбцов.

Если , то выполняется операция считывания бита информации с правого плеча схемы УРЕГ и передача его значения через ключи К2 и КА на выходную линию данных D0. При этом данные, считанные с ЛЗС_А, передаются инверсным кодом.

При выполняется операция записи бита информации с входной линии D1 через ключи КЗ. При этом данные, которые записываются на ЛЗС_А, инвертируются.

Операция регенерации осуществляется внутри ЗУ и для него достаточно только подать сигнал (вместе с адресами регенерируемых строк) и выработать тактирующие сигналы Ф1 и Ф2.

7.3. Динамические запоминающие устройства повышенного быстродействия

Динамические ЗУ повышенного быстродействия функционируют на основе предположения, что адреса текущего и следующего обращения к памяти с большой вероятностью расположены рядом (совокупность адресов). Это позволяет уменьшить длительность исполнительного и подготовительного этапов обмена данными или выключить один из них.

Рассмотрим кратко основные структуры в развитии DRAM. Считается, что память условно разбивается на страницы, адреса которых подаются старшей частью А_х адресного кода (записывается по стробу ). Слова в странице адресуются младшей частью А_у адресного кода (записывается по стробу ). Например, для адреса длиной k = 20 имеем 1024 страницы и 1024 слова в странице.

FPM

Структура FPM (Fast Page Mode) обеспечивает быстрый пакетный доступ к строке (страницы) и слова в нем. В данной памяти адрес строки А_х подается только один раз по стробу . В дальнейшем изменяется только адрес столбца по стробу (рис. 35)

Рис. 35. Временные диаграммы работы памяти типа FPM

Таким образом, пакетный обмен осуществляется при одном подготовительном этапе и многократном исполнительном. Для FPM характерную пропорцию интервалов времени первого и последующих обращений записывают как 5-3-3…

EDORAM

Структура с расширенным выводом данных EDORAM (Extended Data Out RAM) отличается от FPM модификацией процесса считывания данных. В этой памяти по окончанию строба схемы УРЕГ не обнуляются. Они образуют как бы статический регистр, обеспечивающий дальнейшее быстрое считывание в пределах данной строки. Как и раньше, используется только один сигнал , однако его длительность сокращается. Это повышает быстродействие ЗУ. Для памяти EDORAM характерную пропорцию интервалов времени между первым и последующими обращениями представляют как 5-2-2... Разработанные EDORAM обеспечивают работу до 50 МГц.

BEDORAM

В структуре с пакетным расширенным доступом BEDORAM (Burs EDORAM) имеется дополнительный счетчик адресов столбцов. При обращении к пакету (группе слов) адрес столбца формируется только в начале пакетного цикла. В дальнейшем адреса столбцов образуются инкрементом содержания счетчика (рис. 36)

Рис. 35. Временные диаграммы считывания памяти BEDORAM

Для BEDORAM характерную пропорцию интервалов времени между первым и последующими обращениями представляют как 5-1-1-1, однако и сами интервалы существенно сокращаются.

МDRАМ

В много банковых структурах МDRАМ (Multibank DRAM) память разбита на банки (части). Обращение к банкам осуществляется по очереди. Пока идет обмен с одним банком, в остальных заканчиваются переходные процессы. Эффект ускорения работы такой памяти достигается уже при ее делении на два банка — с четными и нечетными адресами. Банки типа МDRАМ могут строиться на обычных микросхемах динамической памяти без каких-либо изменений.

SDRAM

Синхронная память типа SDRAM (Sinchronous DRAM) — это быстродействующая динамическая память, которая работает на частоте системной шины без тактов ожидания в середине пакетного цикла. От обычной асинхронной динамической памяти, в которой все внутренние процессы инициируются только сигналами , , , память SDRAM отличается использованием сигналов тактовой частоты системной шины. Это позволяет создать внутри микросхемы высокопроизводительный конвейер с использованием обычных динамических ЭП с временем доступа 50-70 нc. Синхронный интерфейс обеспечивает трехкратный выигрыш в продуктивности в сравнении с обычными микросхемами DRAM с таким же быстродействием.

Синхронная память типа SDRAM была предложена в 1994 г. как двухбанковая система с трехступенчатым конвейером. Она обеспечивала пропускную способность 250 Мбайт/с и работала на частоте 125 МГц.

В целом микросхема SDRAM — это устройство с программируемыми параметрами, внутренней организацией чередования банков и собственным набором команд, в том числе:

- MRS — программирование параметров пакетного цикла;

- ACIT — активизация верхнего Т или нижнего В банка и ввод адреса строки;

- DEAC — предварительный заряд шин;

- WRT, RED — запись или чтение и ввод адреса столбца;

- REFR — автоматическая регенерация (рефреш) с периодом 15,6 мкс. Возможно задать рефреш с большим периодом;

- SLER — самогенерация без внешних сигналов, при этом чтение и запись запрещены;

- PDE — режим хранения с пониженным энергопотреблением (питание внешних буферов отключается).

Рис. 37. Временные диаграммы работы памяти SDRAM

Длина пакетного цикла может программироваться на 1-, 2-, 4-, 8- или 256 байт. Трехступенчатая конвейеризация позволяет инициировать следующий цикл обращения до завершения предыдущего.

Временные диаграммы работы синхронной памяти SDRAM показаны на рис. 37. Первое слово после формирования адреса появляется с запозданием на несколько тактов. Адреса последующих слов формируются внутренним счетчиком и слова появляются в каждом такте.

RDRAM

Микросхемы RDRAM (Rambus DRAM) — это байт-последовательная память, в которой синхронизация осуществляется двумя фронтами тактовых импульсов и применяется новый интерфейс Rambus Channel (имя фирмы-разработчика). В пер­вой разработке при частоте тактирования 250 МГц темп передачи байта составляет 500 МГц, затем частота стала больше еще в 1,5-3 раза. Интерфейс Rambus Channel имеет всего 13 сигнальных линий без специализированных линий адреса. Вместо обычной адресации по интерфейсу посылаются вначале пакеты команд, затем следует пакет подтверждения, а далее — пакет данных. Первый доступ к данным сильно запаздывает: в первых разработках — до 128 нc.

Память типа RDRAM эффективна при пакетном обмене: например, для 256 байт в пакете частота обмена равна 400 МГц, а для 64 байт — 250 МГц и т.д. Такая память идеально подходит для графических и мультимедийных применений с типовым для них процессом — быстрой выдачей последовательности слов при формировании изображения на экране или для других подобных задач.

DRDRAM

Память типа DRDRAM (Direct RDRAM) в сравнении с RDRAM имеет меньшее запаздывание при первом доступе к данным. В DRDRAM пропускная способность в середине пакета составляет 1,6 Гбайт/с. Это превышает частотные возможности современных системных шин.

CDRAM

В кэшированных структурах CDRAM (Cached DRAM) на одном кристалле с DRAM размещена также статическая кэш-память уровня L1. При этом кэш обеспечивает быстрый обмен с процессором при наличии информации в кэше, а также быстрое обновление своего содержимого. Это объясняется тем, что связи между обоими выводами на кристалле являются внутренними. При этом разрядность шин может быть большой и обмен может осуществляться большими блоками данных. Например, в CDRAM фирмы Ramtron применяется 2048-разрядная шина для обновления содержимого кэша.

7.4. Регенерация динамической памяти

Поскольку в процессе работы памяти обращение к ее строкам происходит через различные интервалы времени, то требуется принудительная регенерация. Она состоит из регулярных циклических обращений к q строкам матрицы ЭП по адресам, которые формируются внешним или внутренним счетчиком адреса. Такие циклы называются холостыми, поскольку в них не происходит обмен информацией.

Максимальный период обращения к каждой строке T_RF (refresh time) для гарантированного хранения информации в современных микросхемах памяти находится в пределах 8-64 мс. В зависимости от объема и организации матрицы памяти для однократной регенерации требуется 512, 1024, 2048 или 4096 циклов обращений (то есть, по числу строк q).

При распределенной регенерации одиночные циклы регенерации выполняются равномерно с периодом t_RF = Т_RF/q, который для стандартной памяти составляет 15,6 мкс (рис. 38, а).

Для памяти с расширенной регенерацией допустимый период циклов — до 125 мкс. Возможен также вариант пакетной регенерации, когда все циклы регенерации собираются в пакет (рис. 38, б), во время которого обращение к памяти для записи и считывания блокируется. При количестве циклов 1024 эти пакеты будут периодически занимать шину памяти приблизительно на 130 мкс, что в ряде применений недопустимо. По этой причине практически всегда используют распределенную регенерацию, хотя возможный и промежуточный вариант — пакетами по несколько циклов (рис. 38, в).

Рис. 38. Регенерация динамической памяти:

а — распределенная;

б — пакетная;

в — комбинированная

Циклы регенерации могут организовываться различными способами. Классическим является цикл без импульса , который сокращенно именуется ROR (RAS Only Refresh — регенерация только импульсом ). В этом случае адрес очередной регенерированной строки на магистрали адреса (MA) вырабатывается контроллером памяти до спада импульса очередного цикла регенерации (рис. 39, а).

Рис. 7.39. Цикли регенерации динамической памяти:

а — ROR;

б — CBR

Другой вариант — цикл CBR (CAS Before RAS), который поддерживается практически всеми современными микросхемами памяти (рис. 39, б). Здесь спад импульса осуществляется при низком уровне сигнала (в обычном цикле обращения такая ситуация невозможна). В этом случае микросхема выполняет регенерацию строки, адрес которой находится во внутреннем счетчике БИС ОЗУ, и в задачу контроллера входит только периодическое формирование таких циклов. Дополнительным преимуществом данного цикла является экономия потребляемой мощности за счет неактивности внутренних адресных буферов.

Разновидностью цикла CBR является цикл скрытой регенерации: в конце полезного цикла считывания или записи сигнал удерживается на низком уровне, а сигнал поднимается и вновь опускается, что является указанием микросхеме памяти выполнить цикл регенерации по внутреннему счетчику. При этом после цикла считывания выходные буферы хранят только что считанные данные (в обычном цикле CBR выходные буферы находятся в третьем состоянии).

В современных компьютерах регенерацию памяти берет на себя контроллер и его задача — по возможности использовать для регенерации циклы шины, не занятые ее абонентами (процессорами и активными контроллерами).

“Самые ловкие” контроллеры регенерации ставят запросы на регенерацию в очередь, которую обслуживают в свободное для шины время, и только когда запросов нагромождается больше предельного количества, откладывается текущий цикл обмена по шине, и цикл регенерации выполняется незамедлительно.

Динамическая память, которая используется в видеобуферах графических адаптеров, специальных циклов регенерации не требует, поскольку частота считывания для отображения информации вполне достаточная для сохранения информации.

7.5. Модуль динамической памяти

Динамические ЗУ отечественного производства (1990 г.) в основном представ­лены микросхемами К565РУ1-К565РУ9, которые характеризуются следующими параметрами:

• емкостью — от 4 Кбит до 4 Мбит;

• организацией — 4 К х 1, 16 К х 1, …… 256 К х 1;

• временем доступа — 150-500 нc;

• потребляемой мощностью: при хранении информации 20-40 мВт, при обмене 150-400 мВт.

Поколения микросхем динамической памяти сменяются через пять лет. Недавно группа фирм IBM, Siemens и др. представили свои ультра-БИС памяти с параметрами:

• технологические нормы — 0,25 мкм;

  • количество транзисторов на кристалле площадью 286 мм² - 280 млн.;

• время доступа в пакетном режиме — 26 нc.

Модуль динамической памяти емкостью 64 Мбит, построенный на четырех микросхемах типа 2100 фирмы Motorola с организацией 4 М х 4 бит, показан на рис. 40.

Длина адресного кода k = 22. Код разделен на две равные части, которые подаются мультиплексным способом одновременно на адресные входы микросхем. По стробу подается старшая часть адреса, по стробу — младшая.

Рис. 40. Схема модуля динамической памяти с организацией 4 М х 16 бит

Сигнал позволяет записывать информацию, а позволяет запись выходного буфера при чтении. Информационные входы D1 и выходы D0 объединены в общую шину DIO. Микросхему выпускают в корпусе с 26 выводами

Контрольные вопросы

1. Охарактеризуйте понятие “память компьютера".

2. Назовите основные параметры памяти.

3. Почему информация в ЗУ хранится в двоичном коде?

4. Для чего предназначена внутренняя память?

5. Для чего предназначена внешняя память?

6. Что такое адресный доступ к данным?

7. Охарактеризуйте принципы построения постоянной памяти.

8. Какими достоинствами обладает динамическая память в сравнении со статической?

9. Что такое кэш-память?

10. Охарактеризуйте флэш-память.

11. Дайте анализ структур быстродействующих динамических микросхем памяти

45