СОДЕРЖАНИЕ

Введение ........................................................................................................................ 5

1. Описание работы схемы ........................................................................................... 6

   1. Логические элементы на КМОП-транзисторах......................................... 6

   2. D-триггер…………………………………... ............................................... 8

   3. Регистр………………………………………............................................ 11

2. Результаты моделирования схемы в статическом и динамическом

режимах ..................................................................................................................... 12

3. Особенности технологической библиотеки для проектирования ...................... 14

4. Проектирование топологии и результаты верификации ..................................... 18

   1. Согласование интегральных резисторов. ................................................ 19

   2. Согласование интегральных конденсаторов. .......................................... 20

   3. Топология логического элемента ............................................................. 22

   4. Проверка правильности разработки топологии ИМС ............................ 23

Заключение ............................................................................................................. 29

Список литературы ..................................................................................................... 30

Введение

Основными проблемами проектирования современных интегральных микросхем (ИМС), содержащих миллионы полупроводниковых структур и микросистем, объединяющих на одной подложке не только устройства обработки информации, но также микро- и нанодатчики (температуры, давления, ускорения, скорости потока, состава веществ и др.) и МЭМС (микродвигатели, микронасосы, микросмесители, микрозажимы и т. д.) – являются обеспечение бездефектности и сокращение времени проектирования. Учитывая крайне высокую функциональную сложность ИМС и СНК, решение данных проблем возможно лишь посредством использования различных алгоритмов оптимизации и методов автоматизации в системах компьютерного проектирования, опирающихся на мощную вычислительную базу.

Для реализации схемотехнического решения в кремниевом исполнении требуется редактор топологии (например, топологический редактор Cadence Virtuoso для), средства размещения и трассировки блоков, контроль геометрических (DRC) и электрических (ERC) проектных норм, сравнение топологической реализации схемы с ее исходным схемотехническим описанием (LVS). Далее кристаллы наполняются конечной физической топологией, информация записывается в файлы формата GDSII, которые передаются на завод-изготовитель. Завод изготавливает набор шаблонов и реализует изделие в кремнии на своем оборудовании. Ответственность за функциональные характеристики ИМС полностью лежит на разработчике ИМС, в то время как кремниевая фабрика гарантирует качество технологического процесса.

Курсовой проект посвящен проектированию и верификации топологии технологии пятиразрядного сдвигового регистра с топологическими нормами 180 нм.

1. Описание работы схемы

1.1 Логические элементы на кмоп-транзисторах

2. Сокращение КМОП означает «комплементарный МОП-транзистор». Так­же иногда используется сокращение COSMOS, которое обозначает «комп­лементарная симметричная МОП-структура». Логические элементы этого подсемейства строятся как на n-канальных МОП-полевых транзисторах, так и на р-канальных МОП-полевых транзисторах. Схемы этого подсемей­ства характеризуются ярко выраженной симметрией. При разработке схем применяют только самозапирающиеся МОП-транзисторы.

Симметричность схем видна особенно хорошо в схеме элемента НЕ Рис. 1.1. Если на входе А действует Н-уровень, например +5 В, то тран­зистор Т₂ отпирается. На его истоке и подложке 0 В. Напряжение затвор- исток U_GS составляет +5 В. К истоку и подложке транзистора Т₁ приложены +5 В. Если к управляющему электроду также прикладываются +5 В, то напряжение затвор-исток U_GS = О В. Транзистор Т₁ заперт. Если Т₁ заперт, а Т₂ открыт, то выход элемента Z имеет уровень L (рис. 1.2).

Рис. 1.1 КМОП НЕ-элемент Рис. 1.2. Принцип действия

КМОП НЕ-элемента.

Если на входе А действует L-уровень 0В, то транзистор Т₂ запирается и напряжение затвор-исток U_GS составляет 0В. Напряжение затвор-исток тран­зистора Т_у U_GS = —5 В, так как напряжение истока +5 В, а затвора 0В. Транзистор Т₁ отпирается. Если Т₁ открыт, а Т₂ заперт, выход элемента Z имеет уровень Н.

В КМОП-НЕ-элементе всегда один транзистор открыт, а другой заперт.

Если на выходе элемента НЕ действует уровень 0, то элемент практи­чески не потребляет ток, так как Т₁ заперт. Если на выходе элемента НЕ действует уровень Н, то элемент также практически не потребляет ток, так как теперь Т₂ заперт. Для управления последовательно включенными эле­ментами также не требуется ток, так как полевые транзисторы практически не потребляют мощность. Только во время переключения от источника питания потребляется небольшой ток, так как оба транзистора одновре­менно, но недолго открыты. Один из транзисторов переходит из открытого состояния в запертое и еще не полностью заперт, а другой — из запертого в открытое и еще не полностью открыт. Также должны перезарядиться тран­зисторные емкости.

Все КМОП-элементы устроены так, что в токовой ветви один транзис­тор закрыт, а другой открыт. Энергопотребление КМОП-элементов крайне низко. Оно зависит в основном от количества переключений в секунду или частоты переключения.

КМОП-элементы отличаются малым энергопотреблением.

Как было показано на примере инвертора, выполненного на КМОП-транзисторах, отличительной особенностью таких МОП-структур является их свойство не потреблять мощности в статическом режиме. При любом сочетании сигналов открывание МОП-транзистора одного типа сопровождается запиранием МОП-транзистора противоположного типа.

Общая закономерность построения таких структур состоит в том, что параллельное соединение одного типа транзисторов сопровождается последовательным соединением транзисторов противоположного типа. Проиллюстрируем это положение на базовых элементах, реализующих функции ИЛИ-HE и И-НЕ.

В схемах (рис. 1.3) пары транзисторов VT1, VT3 и VT2, VTA образуют комплементарные структуры: когда один из них заперт, то другой открыт. Пусть в схеме на рис. 1.3, а на оба входам х1 и х2 подан логический нуль. Тогда транзисторы n-типа VТ1 и VT2 заперты, так как разность потенциалов между их затворами и истоками близка к нулю. Транзисторы p-типа VT3 и VT4 открыты, потому что нулевой потенциал, подведенный к затворам относительно их подложек, создаст отрицательную разность потенциалов, необходимую для индуцирования в них p-канала. Но так как через эти каналы протекают лишь пренебрежительно малые токи запертых транзисторов VT1 и VT2, падения напряжения на транзисторах VT3 и VT4 незначительны и, значит, выходное напряжение, почти равное + Uип, соответствует логической единице.

Рис. 1.3. Базовые элементы на комплементарных МОП-транзисторах:

а – ИЛИ-HE; б – И-НЕ; в – КМОП-структура

Если хотя бы на один из входов, например Х, подать логическую единицу, т.е. потенциал, близкий к +Uип то соответствующий p-транзистор (в данном случае VТ3) закроется, отключая +Uип от выхода, на котором через открывшийся транзистор n-типа (в рассматриваемом примере VT1) подан нулевой потенциал корпуса, т.е. логический нуль. Таким образом, схема реализует функцию ИЛИ-HE. Как и в случае инвертора, в рассмотренной схеме перепад выходных напряжений близок к напряжению питания (коэффициент использования напряжений ключевой схемы близок к единице). Поэтому помехоустойчивость логических ИМС на КМОП-структурах высока.

Аналогично можно разобрать работу схемы, реализующей функцию И-НЕ (рис. 1.3, б). Как и в логике ТТЛШ, в рассматриваемых базовых элементах реализуется принцип двойственности, т.е. при смене позитивной логики на отрицательную одна и та же схема может выполнять функции как ИЛИ-HE, так и И-НЕ.

К преимуществам элементов на КМОП-структурах (рис. 1.3, в) относится способность работать без сбоев при больших разбросах напряжения питания.

Благодаря своим уникальным параметрам – малой потребляемой мощности, высокой помехоустойчивости, широким допускам на величину питающих напряжений, высоком быстродействии при небольших емкостных нагрузках – КМОП-элементы получили широкое распространение в интегральной схемотехнике. Эти элементы являются доминирующими в микропроцессорных БИС/СБИС, полупроводниковых запоминающих устройствах и СБИС программируемой логики. В современных БИС/СБИС на основе КМОП-структур выполняются внутренние области микросхем, в то время как на ТТЛШ-структурах – область периферийных схем, где требуется передача сигналов по внешним (по отношению к микросхеме) цепям, испытывающим значительную емкостную нагрузку.

1.2 D – триггер

D‑триггер (от слова delay-задержка) с двумя устойчивыми состояниями и одним входом D таким, что Q(t+1) = D(t) принимает информацию по одному входу. Его состояние повторяет входной сигнал, но с задержкой, определяемой тактовым сигналом.

Условное графическое обозначение D‑триггера показано на рис.1.4.

Рис.1.4.Условное графическое обозначение D‑триггера

Табл.1.5 показывает, что сигнал на выходе Q в такте n+1 (Qn+1) повторяет сигнал, который был на входе D в предыдущем такте n (Dn).

Таблица 1.5.Таблица истинности для D‑триггера

D‑триггеры бывают только синхронными. В соответствии с табл. 1.5, характеристическое уравнение D‑триггера имеет вид:

Qn+1 =Dn

Граф перехода для D‑триггера, синхронизируемого положительным фронтом   синхросигнала, показан на рис. 1.6

Рис.1.6. Граф переходов D‑триггера, синхронизируемого положительным фронтом синхросигнала

На рис.1.2.3 в кружках указаны значения выходного сигнала Q. В знаменателях дробей показаны промежуточные состояния, в которые триггер переводится перед переключением. Стрелками показаны переходы триггера из одного состояния в другое при поступлении соответствующих комбинаций входных сигналов С и D. D‑триггер можно получить из тактируемого RS‑триггера, путем добавления инвертора (рис.1.7).

Рис.1.7.Схема D‑триггера

Серийно выпускаемые D‑триггеры имеют два дополнительных входа: предварительной установки (S) и очистки (R). Название этих входов происходит от английских слов PRESET (предустановка) и CLEAR(очистка).

Условное графическое обозначение D‑триггера с двумя дополнительными входами показано на рис.1.8.

Рис.1.8. Условное графическое обозначение D‑триггера с двумя дополнительными входами

Логический 0 на входе S инициирует установку логической 1 на выходе Q. Логический 0 на входе R инициирует очистку выхода Q (установку логического 0 на выходе Q). В активных состояниях входы S и R блокируют действия входов D и C. При разблокировании входы D и С действуют так, как и в обычном D-триггере. В таблице истинности (табл.1.9) входы разделяются на асинхронный и синхронный. Асинхронные входы S и R в активных состояниях блокируют действия синхронных входов (D и C). Первые три строки табл.1.9 описывают режимы, в которых работа триггера контролируется асинхронными входами. При этом синхронные входы (D и C) могут находиться в любых состояниях, что отмечено знаком Х в табл.1.9.

Таблица 1.9. Таблица истинности для D‑триггера с дополнительными входами

Если оба асинхронных входа приведены в неактивное состояние (S=1 и R=1), D‑триггер можно установить в состояние 1 или 0, используя D и С входы. Две последние строки табл. 1.9. описывают передачу информационного сигнала с  D входа триггера на его Q‑выход с использованием тактового импульса. Поскольку эта операция осуществляется одновременно с приходом тактового импульса, она называется синхронной операцией. В данном триггере для передачи сигнала с D‑входа на выход Q используется положительный перепад напряжений (от низкого уровня к высокому) на фронте тактового импульса. Этот факт показан в табл.1.9. знаком.