Определение логических зависимостей и вывод логических функций сигналов

1. WR#_D6M1 = IOWC# = P3_D11 = (P1_D11  P2_D11)# = (P4_D8  Q4_D4)# = (P3_D8#  OUT)# = P3_D8  OUT# = WR#  OUT#.

Здесь:

Pi_Dj — i-й вывод (pin) элемента Dj;

X_Dj — сигнал X элемента Dj;

WR#_D6M1 — сигнал записи программируемого параллельного интерфейса;

IOWC # —сигнал записи в устройство ввода-вывода системной шины;

WR# — сигнал записи процессора;

OUT — сигнал вывода процессора;

D6M1 — КР580ВВ55А — программируемый параллельный интерфейс;

D11 — К155ЛА3 — логический элемент "И-НЕ";

D8 — К155ЛН1 — логический элемент "НЕ";

D4 — К589ИР12 — многорежимный 8-разрядный универсальный буферный регистр;

Таблица.

Таблица истинности сигнала WR# (IOWC#)

WR#	OUT	IOWC#
0	0	1
1	0	1
0	1	0	активный уровень
1	1	1

2. RD#_D6M1 = IORC# = P2_D8 = P1_D8# = Q6_D4# = INP#.

3. RES_D6M1 = RESET_D9 = RESIN#_D9  C2_D9.

Описание схемы

Плата М1 предназначена для подключения произвольных внешних устройств к УМК-80, т. е. для расширения его возможностей. Параллельный интерфейс КР580ВВ55А является основной микросхемой платы М1. Выводы каналов А, В и С микросхемы соединены со свободными контактными площадками, к которым могут быть подключены выводы внешних устройств в соответствии с их спецификацией, а также спецификацией КР580ВВ55А.

Канал данных КР580ВВ55А через шинные формирователи К589АП16 (D2 ПЦ, D6 ПЦ, D1 M1, D2 M1) связан с шиной данных микропроцессора КР580ВМ80А. Направление передачи информации (значение сигнала DCE) через D1, D2 ТЭЗ M1 определяет сигнал DIEN2 — (разрешение ввода данных), через D2, D6 ТЭЗ ПЦ — элементы D1, D7 и D8 ТЭЗ ПЦ.

Сигнал выбора кристалла CS# КР580ВВ55А соединен со свободной контактной площадкой, что дает возможность аппаратно назначать данной микросхеме требуемый диапазон адресного пространства ввода-вывода.

На входы RD# и WR# подаются сигналы шины УМК-80 IORC# и IOWC#, формируемые аппаратной логикой системы (элементами D8 и D11 ТЭЗ ПЦ) на основе сигналов процессора, в том числе сигналов байта состояния, защелкиваемого в регистре К589ИР12 (D4 ПЦ) по сигналу CS1#, формируемому элементом D1 ТЭЗ ПЦ на основе сигнала STB# генератора тактовых импульсов (D9 ПЦ). Очищается регистр сигналом сброса на входе CLR.

Сигналы RD# и WR# определяют направление передачи данных через параллельный интерфейс:

RD#	WR#	Направление передачи
0	1	ввод
1	0	вывод

Входы А0 и А1 параллельного интерфейса через шинный формирователь D17 ТЭЗ ПЦ соединены с одноименными выходами процессора. Они адресуют одно из четырех адресуемых устройств параллельного интерфейса (ПИ):

А0	А1	Устройство ПИ
0	0	канал А
0	1	канал В
1	0	канал С
1	1	регистр управляющего слова (РУС)

Сигнал RESET с выхода генератора тактовых импульсов подается на процессор и параллельный интерфейс для установки их в начальное состояние. Он формируется путем синхронизации асинхронного сигнала RESIN# с тактовым сигналом C2.

Точно так же генератором тактовых импульсов из асинхронного сигнала RDYIN# формируется синхронный сигнал RDY, поступающий на соответствующий вход процессора.