4.6.3. Параллельный перенос

Уменьшение времени распространения переноса осуществляется за счет формирования ускоренного или параллельного переноса на основе выражения: P_i+1 = G_i p_i T_i.

Перенос для первого разряда сформируется как

P₁ = G₀ p₀ T₀,

где G₀ = a₀ b₀, T₀ = a₀ b₀, p₀ – входной перенос.

На выходе второго разряда перенос равен

P₂ = G₁ P₁ T₁.

Подставим в последнее выражение значение P₁ и получим

P₂ = G₁ (G₀ p₀ T₀) T₁ = G₁ G₀ T₁ T₁T₀ p₀.

Для переноса в третьем разряде по аналогии получим следующее выражение:

P₃ = G₂ P₂ T₂ = G₂ (G₁ G₀ T₁ T₁T₀ p₀) T₂ =

= G₂ G₁ T₂ G₀ T₂T₁ T₂T₁T₀ p₀.

На выходе четвертого разряда сигнал переноса равен

P₄ = G₃ P₃ T₃ = G₃ (G₂ G₁ T₂ G₀ T₂T₁ T₂T₁T₀ p₀) T₃ =

= G₃ G₂T₃ G₁T₃T₂ G₀T₃T₂T₁ T₃T₂T₁T₀ p₀.

Особенностью полученных выражений является то, что входящие в них G_i и Ti, формируются одноразрядными сумматорами одновременно во всех разрядах.

Ускоренный перенос реализован в четырехразрядном двоичном полном сумматоре К555ИМ6 (рис.4.53.).

Результаты на выходах суммы и переноса описываются следующими выражениями:

причем знак плюс – символ арифметической операции.

М икросхема может быть использована для операций с числами, представленными как в положительной, так и в отрицательной логике (когда единица кодируется низким уровнем напряжения). В режиме положительной логики вход P₀ нельзя оставлять открытым. Если первый разряд используется как полусумматор, на входе P₀ устанавливают потенциал . Взаимная перестановка входов одинакового разряда не меняет режим работы сумматора. При наращивании разрядности сумматора выход P₄ соединяется со входом P₀ более старшего разряда.

Четырехразрядный сумматор К555 ИМ6 можно использовать в качестве вычитателя. Операция вычитания выполняется путем суммирования уменьшаемого с вычитаемым, взятым в дополнительном коде.

При большом числе разрядов слагаемых затраты на оборудование сумматора с параллельным переносом бывают настолько велики, что их реализация становится нецелесообразной. Поэтому сумматоры объединяют в группы, например по четыре разряда. Перенос между группами – групповой перенос – можно осуществлять либо последовательным, либо параллельным методом.

4.6.4. Накапливающий 4-разрядный двоичный сумматор

Функциональная схема накапливающего сумматора приведена на рис. 4.54. Она включает один четырехразрядный комбинационный сумматора D1 и два регистра D2, D3. В качестве комбинационных сумматоров могут быть взяты микросхемы К155ИМЗ, К555ИМ6, выполняющие операцию суммирования двух четырехразрядных двоичных чисел A и B с учетом переноса из предыдущего разряда P₀ и формирующие перенос P₄ в последующий разряд. В качестве запоминающих регистров могут быть взяты микросхемы К555ТМ8 или К555ТМ9, представляющие собой набор четырех и шести триггеров с общим входом сброса и синхронизации С. Установка триггеров в нулевое состояние производится низким уровнем сигнала на входе R. При этом выполняется микрооперация очистки регистров:

Y₁: RG1(4) := 0; Y₂: RG2(4) := 0.

Синхровходы С служат для записи информации, установленной на входах Dl, D2, D3, D4 регистров, т.е. выполняют микрооперации

Y₃: RG1(4) := S1; Y₄: RG2(4) := RG1(4).

Н а первом этапе производится очистка регистров, и на вход первого сумматора устанавливается первое слагаемое A₀. Сумматор выполняет функцию сложения:

D1: S1 = RG2(4) + А(4),

где А(4) – слагаемое А, поступившее на вход сумматора,

RG2(4) – слагаемое B, поступившее на вход сумматора с выхода второго регистра.

Поскольку регистры перед началом суммирования были обнулены, слагаемое B равно нулю и, следовательно, первая сумма будет равна

D1: S1 = 0 + А(4) = А(4).

С помощью тактового импульса Т_и1 запишем первый результат в регистр D1. Результат суммирования теперь доступен для чтения в виде пятиразрядного выходного кода Dl, D2, D3, D4, P4 на выводах устройства. Тактовым импульсом Т_и2 перепишем первый результат во второй регистр RG2(4).

На втором шаге будет произведено суммирование второго операнда А(4) с первой суммой S1, в результате чего получим вторую промежуточную сумму S2. Суммирование можно продолжать до переполнения сумматора, т.е. появления 1 на выходе P4.

Пример. С помощью сигнала начальной установки УО приведем регистры в нулевое состояние. На вход первого сумматора D1 подадим какое-либо двоичное число, например А₀ = = . Число В₀, подаваемое с выхода регистра D4, равно нулю, следовательно, на выходе D1 будет сумма А₀ + В₀, равная S₀ = . С помощью тактирующих импульсов Т_И1 и Т_И2 перепишем сумму на выход второго регистра D3. Теперь на входах В4 сумматора установится двоичное число 0111₂ =7₁₀.

Установим на входе сумматора новое число А, например А₁ = 5₁₀ = 0101₂. На выходе сумматора появится число S₁ = А₁ + В₁ = 12₁₀ = 1100₁₀. Вновь запишем результат в первый регистр и зафиксируем его на выходе устройства.

На третьем шаге к полученной сумме прибавим третье число, например, А₂ = 8₁₀. В результате суммирования на выходе получим пятиразрядное число S₂ = А₂ + В₂ = 20₁₀ = 1 1100₁₀, в котором единица в старшем разряде P4 указывает на переполнение разрядной сетки.