4.6. Сумматоры

4.6.1 Комбинационные двоичные сумматоры

Сумматор - это узел, в котором выполняется арифметическая операция суммирования цифровых кодов двух двоичных чисел. Числа в любой позиционной системе счисления складываются поразрядно. Поэтому сложить двоичные числа можно при наличии узлов, реализующих суммирование цифр одного разряда слагаемых с учетом возможного переноса из соседнего младшего разряда. К таким узлам относят одноразрядные комбинационные полусумматоры и сумматоры.

Комбинационный полусумматор HS предназначен для суммирования двух одноразрядных двоичных чисел a_i и b_i. Таблица истинности полусумматора приведена на рис. 4.45. а. Сумма S_i равна единице в том случае, когда единица установлена на входе a_i или на входе b_i. При одновременном появлении на входах единиц формируется сигнал переноса P_i+1.

Логические выражения, описывающие поведение выходных сигналов:

S_i = a_i b_i, P_i+1 = a_i b_i.

Сигнал S_i описывается формулой, именуемой «логическая неравнозначность», или «сумма по mod 2», сигнал переноса – логической конъюнкцией a_i и b_i.

Ф ункциональная схема, реализующая данные зависимости, приведена на рис. 4.45, б. Схема содержит два инвертора, логический элемент 2И-2И-ИЛИ, ячейку 2И и два инвертора, имеет два входа a_i и b_i, выходы – S_i и P_i+1, являющиеся суммой и переносом соответственно.

Устройство можно реализовать на логических элементах И, ИЛИ (рис. 4.46, а). Основным требованием, предъявляемым к нему, является получение максимального быстродействия при минимальном числе последовательно включенных элементов.

П олусумматор имеет два входа и пригоден для использования в младшем разряде сумматора (a₀, b₀). На выходе младшего разряда может возникнуть перенос p₁, и сумматор второго разряда должен иметь три входа – a₁, b₁, p_1. Сумматор на три входа можно представить как последовательное включение двух полусумматоров: первый суммирует разряды a₁, b₁ и формирует промежуточные значения суммы и переноса . Второй полусумматор складывает перенос с предыдущего разряда p_i с промежуточной суммой . Выражения для выходных сигналов запишутся в следующем виде:

S_i = (a_i b_i) p_i; P_i+1 = a_i b_i (a_i b_i) p_i.

На основании этих выражений можно построить сумматор на двух полусумматорах.

О дноразрядный комбинационный сумматор SM предназначен для суммирования трех одноразрядных двоичных чисел: a_i, b_i и p_i, имеет два выхода: выход суммы – S_i и выход переноса в следующий разряд – P_i+1. На входы a_i, b_i поступают значения суммируемых цифр данного разряда, на вход p_i – значение переноса из соседнего младшего разряда. Функционирование трехвходового сумматора представлено в табл. на рис 4.47. Там же показано его условное графическое обозначение.

На основе таблицы истинности (рис. 4.47, а) переключательные функции в СДНФ для S_i и S_i+1 будут иметь следующий вид:

;

.

Минимизируем полученные выражения с помощью карт Вейча (рис. 4.48).

Минимизированное логическое выражение для результата переноса в следующий разряд P_i+1 найдем по карте Карно:

P_i+1 = a_i b_i a_i p_i b_i p_i = a_i b_i p_i (a_i b_i).

Введем обозначения:

G_i = a_i b_i и T_i = (a_i b_i ),

получим. P_i+1 = G_i p_i T_i = a_i b_i  p_i (a_i b_i).

Ф ункцию G_i называют функцией генерации (формирования) поразрядного переноса i-го разряда, а T_i – функцией передачи (распространения) переноса для i-го разряда. S_i = p_i R_i N_i.

Анализ таблицы для S_i показывает, что переключательная функция упрощению не поддается. Тогда преобразуем это выражение с помощью правил алгебры логики. Объединим первый и четвертый, второй и третий минтермы, а их общие сомножители (p_i и ) вынесем за скобки:

S_i = p_i(a_i b_i ) (a_i ),

Введем обозначения: логическую равнозначность как = (a_i b_i ), логическую неравнозначность N_i = (a_i ) и запишем

S_i = p_i R_i N_i.

Учитывая, что N_i = и наоборот R_i = , можно записать

S_i = p_i R_i или S_i = p_i N_i = p_i N_i.

Эти выражения выглядят компактно, но они не минимизированные. И все же минимизацию можно осуществить. По таблице истинности (см. рис. 4.47. а) можно заключить, что конъюнкция инвертированного выходного сигнала с логической суммой (a_i  b_i p_i) и (a_i b_i p_i) формируют S_i:

S_i = a_i  b_i  p_i  a_i b_i p_i.

Равенство можно доказать алгебраически. Сигнал переноса запишем в виде

S_i = a_i b_i p_i a_i  p_i b_i.

Функциональная схема устройства, выполненная по двум последним выражениям, приведена на рис. 4.49.

М икросхема К555ИМ5 – два одноразрядных полных сумматора, выполняет операцию сложения трех одноразрядных чисел в двоичном коде с учетом переноса младшего разряда в старший (рис. 4.50.).

Состояние выходных уровней схемы в зависимости от состояний на входах A, B и P_n соответствует показанным в таблице на рис. 4. 47, а. Высокий и низкий уровни сигнала на выходах схемы S и P_n+1 устанавливаются при наличии высокого и низкого уровней на всех входах микросхемы.