Розробити структуру одноциклової risc машини з архітектурою dlx рівня машинних інструкцій та прокоментувати цю структуру
Порівняно з минулим, визначити місце і можливості ПЛІС на сучасному етапі розвитку техніки і технологій проектування апаратних комп’ютерних засобів
Білет №11
Прокоментувати наведену мікроархітектуру ПЛІС Віртекс-2 фірми Xilinx
Ідентифікувати пристрій за наданою VHDL моделлю. Подати коментарі до моделі (після позначень --). Навести RTL схему синтезованого пристрою (наприклад, для ПЛІС Віртекс-2).
library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_arith.all;
use IEEE.std_logic_unsigned.all;
entity mult8x8 is
port (
a: in std_logic_vector (7 downto 0); -- перший множник
b: in std_logic_vector (7 downto 0); -- другий множник
p: out std_logic_vector (15 downto 0)); -- добуток з подвоєною розрядністю
end mult8x8;
architecture behav of mult8x8 is
begin
p <=a*b; -- це є приклад апаратного множення;
-- отже, цільова ПЛІС мусить містити апаратний помножувач з 8-бітовими
-- входами і 16- бітовим виходом (наприклад,так є в ПЛІС Xilinx Virtex-II)
end behav;
.Ідентифікувати ПЛІС, якій належить подана рисунком конфігурація апаратних засобів. Роз’яснити призначення цих апаратних засобів.
Подати типову структуру системи на кристалі та роз’яснити її.
Білет №12
Розпізнати і роз’яснити структуру системи, надану рис.
Розпізнати пристрій за наданою VHDL моделлю, визначити її інтерфейс. Після позначень – надати коментарі до моделі. Побудувати відповідну моделі RTL схему.
library ieee;
use ieee.std_logic_1164.all;
entity dll_standard is
port (CLKIN : in std_logic; -- вхідний такт
RESET : in std_logic; -- скид
CLK0 : out std_logic; -- номінальна частота для проекту на ПЛІС
CLK2X : out std_logic; -- подвоєна апаратурою ПЛІС тактова частота
LOCKED: out std_logic); -- сигнал виходу (коли =1) на режим менеджера тактів
end dll_standard;
architecture structural of dll_standard is
component IBUFG –- вхідний буфер для вхідного (до ПЛІС)тактового сигналу
port(
O : out STD_ULOGIC;
I : in STD_ULOGIC);
end component;
component IBUF –- вхідний буфер для вхідного (до ПЛІС) логічного сигналу
port(
O : out STD_ULOGIC;
I : in STD_ULOGIC);
end component;
component CLKDLL –- компонент керування тактовими імпульсами
port ( CLKIN : in std_ulogic := '0'; -- вхідний (до ПЛІС) такт
CLKFB : in std_ulogic := '0'; -- лінія оберненого зв’язку по частоті
RST : in std_ulogic := '0'; -- скид
CLK0 : out std_ulogic := '0'; –- номінальні такти для ПЛІС проекту
CLK90 : out std_ulogic := '0'; –- зсунута на 90 градусі такти
CLK180 : out std_ulogic := '0'; –- зсунуті на 180 градусів такти
CLK270 : out std_ulogic := '0'; –- зсунуті на 270 градусів такти
CLK2X : out std_ulogic := '0'; –- подвоєна частота тактів
CLKDV : out std_ulogic := '0'; –- поділена тактова частота
LOCKED : out std_ulogic := '0'); –- сигнал виходу на режим, коли тут є 1
end component;
component BUFG –- внутрішньо ПЛІС-овий буфер для тактів
port(
O :out STD_ULOGIC;
I :in STD_ULOGIC);
end component;
component OBUF –- вихідний 9 (з ПЛІС)буфер для логічних сигналів
port(
O : out STD_ULOGIC; -- вихід
I : in STD_ULOGIC); -- вхід
end component;
signal CLKIN_w, RESET_w, CLK0_dll, CLK0_g, CLK2X_dll, LOCKED_dll : std_logic;
begin –- інсталювання (монтаж) проголошених вище бібліотечних компонент
clkpad : IBUFG port map (I=>CLKIN, O=>CLKIN_w);
rstpad : IBUF port map (I=>RESET, O=>RESET_w);
dll : CLKDLL port map (CLKIN=>CLKIN_w, CLKFB=>CLK0_g, RST=>RESET_w,
75
CLK0=>CLK0_dll, CLK90=>open, CLK180=>open,
CLK270=>open, CLK2X=>CLK2X_dll, CLKDV=>open,
LOCKED=>LOCKED_dll);
clkg : BUFG port map (I=>CLK0_dll, O=>CLK0_g);
clk2xg : BUFG port map (I=>CLK2X_dll, O=>CLK2X);
lckpad : OBUF port map (I=>LOCKED_dll, O=>LOCKED);
CLK0 <= CLK0_g;
end structural;
Прокоментувати діаграми часового симулювання пристрою, VHDL модель якого розглядається в питанні №2
Роз'яснити призначення і функції апаратури керування тактовими імпульсами в ПЛІС Віртекс фірми Xilinx
Білет №13
Розпізнати VHDL модель. Подати коментарі до VHDL моделі (після позначень --) і структуру пристрою (RTL схему).
-- організація шини LVDS з диференційними сигналами; цією шиною надсилають сигнали
-- (від ПЛІС Xilinx VIRTEX-II) на подвоєній тактовій частоті (DDR - Double Data Rate)
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
. . .
entity DDR_LVDS is
Port(
clk : in std_logic; -- такт clk і інвертований такт clk180
clk180 : in std_logic;
d0 : in std_logic; -- вхідні дані 0 для тригера DDR
d1 : in std_logic; -- вхідні дані 1 для тригера DDR
ce : in std_logic; -- дозвіл тактування
rst : in std_logic; -- скид
set : in std_logic; -- встановлення
o : out std_logic; -- шина LVDS, вихід P-каналу
ob : out std_logic -- шина LVDS, вихід N-каналу
);
end DDR_LVDS;
architecture low_level of DDR_LVDS is
-- компоненти (елементи, з яких складаємо схему)
component FDDRRSE – примітив (бібліотечний елемент)D тригера з DDR виходом, що може
-- змінюватися з подвоєною частотою
port( Q : out std_logic; -- вихід тригера
D0 : in std_logic; -- вхід 0 тригера
D1 : in std_logic; -- вхід 1 тригера
C0 : in std_logic; -- такт 0 тригера
C1 : in std_logic; -- такт 1 тригера
CE : in std_logic; -- дозвіл тактування
R : in std_logic; -- вхід встановлення
S : in std_logic ); -- вхід скиду
end component;
component OBUFDS_LVDS_25–- примітив (бібліотечний елемент)LVDS вихідного буфера
-- із звичайним входом та з диференційним виходом
port(
I : in std_logic;
O : out std_logic;
OB : out std_logic);
end component;
signal DDR_to_LVDS : std_logic; -- дріт від тригера до буфера LVDS (в середині ПЛІС)
begin
U0: FDDRRSE --(монтаж тригера)
port map (
Q => DDR_to_LVDS, -- Вихід DDR даних
D0 => d0, -- перший біт вхідних даних
D1 => d1, -- другий біт вхідних даних
C0 => clk, -- Такт для першого біту
C1 => clk180, -- Такт для другого біту (зсув на 180 град.),
-- його бажано брати з виходу DLL елементу ПЛІС
CE => ce, -- Дозвіл такту
R => rst, -- Скид
S => set -- Встановлення
);
U1: OBUFDS_LVDS_25 --(монтаж LVDS буфера)
port map (
I => DDR_to_LVDS, -- Вхід LVDS буфера (від DDR тригера)
O => o, -- P-канал на виході LVDS буфера
OB => ob -- N-канал на виході LVDS буфера
);
end low_level;
Роз’яснити симуляційну часову діаграму, що відповідає поведінці пристроя, розглянутого в питанні №1
Роз’яснити особливості ПЛІС Xilinx Віртекс-2, що стосуються режимів конфігурування та зворотнього читання конфігурації.
.Надати (на основі наведеного рисунка) узагальнену характеристику ПЛІС Спартан. Прокоментувати прогрес технології і розширення кола застосувань.
Білет №14
Надано VHDL проект 2 і відповідний йому результат синтезу RTL структури засобами САПР Synopsys FPGA Express. Пояснити надану схему. Подати коментарі до моделі після позначень --.
Функційна (RTL) схема проекту 2, що автоматично згенерована засобами САПР Synopsys FPGA Express:
-- VHDL модель проекту 2
Library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_unsigned.all;
entity xor_var is
port (A, B, C: in STD_LOGIC;
X, Y: out STD_LOGIC);
end xor_var;
architecture VAR_ARCH of xor_var is
begin
VAR:process (A,B,C)
variable D: STD_LOGIC;
begin
D := A;
X <= C xor D;
D := B;
Y <= C xor D;
end process;
end VAR_ARCH;
.Ідентифікувати пристрій, наданий наступною VHDL моделлю. Подати коментарі (після позначень --). Навести технологічну схему синтезованого пристрою.
library IEEE;
use IEEE.std_logic_1164.all;
-- означення бітових входів і бітового виходу
entity x_SSA is
port (
in0: in STD_LOGIC; -- один з чотирьох входів мультиплекмора
in1: in STD_LOGIC;
in2: in STD_LOGIC;
in3: in STD_LOGIC;
s: in STD_LOGIC_VECTOR(1 DOWNTO 0); -- керування мультиплексором
outp: out STD_LOGIC –- вихід мультиплексора
);
end x_SSA;
-- розділ архітектури, де визначено функцію моделі, а саме,мультиплексування 4 -> 1
architecture x_arch of x_SSA is
begin
with s select
outp <= in0 when "00",
in1 when "01",
in2 when "10",
in3 when others;-- це - аби уникнути непрямого генерування паразитної защіпки
end x_arch;
Подати послідовність виконання проекту в САПР Xilinx WebPack (+ симулятор ModelSim або вбудований до САПР симулятор).
Розробити VHDL модель однорозрядного D-регістра, що має інформаційний вхід DATA, тактовий вхід CLK і інформаційний вихід Q. Подати коментарі до моделі Навести технологічну схему синтезованого регістра
Білет №15