Технології оперативної пам'яті

Сучасні технології оперативної пам'яті (таблиця. 1.4) в основному використовують два рішення схемотехнік для підвищення швидкодії DRAM:

• включення в мікросхеми динамічної пам'яті деякої кількості статичної пам'яті;

• синхронна робота пам'яті і ЦП, тобто використання внутрішньої конвеєрної архітектури і чергування адрес.

Таблиця 1.4 - Сучасні технології оперативної пам'яті

CDRAM (Cache DRAM)	Додавання SRAM (8, 16 Кб)
EDRAM (Enhanced DRAM )
SDRAM (Synchronous DRAM)	3-х ступінчастий конвеєр, 2 банки пам'яті з доступом типа "пінг-понг"
RDRAM (Rambus DRAM)	Функціонує по протоколу розщеплювання транзакцій
EDO (Extended Data Out) DRAM	Доданий набір регістрів-клямок
BEDO DRAM (Burst EDO DRAM)
DDR400SDRAM	Double Data Rate - дані передаються по передньому і задньому фронтах імпульсу

FPM DRAM

Дана технологія широко використовувалася в системах на основі Intel-386 і Intel-486. З появою МП Pentium була витиснена EDO DRAM. Її ефективність обумовлена конвеєрною організацією МП. Контролер пам'яті дозволяв виставляти на шину адресу лише один раз при читанні пакету з 4 байт, при цьому сигнал RAS# стримується на низькому рівні. Типовий час доступу при частоті системної шини 66 Мгц - 60 нс (35 нс - усередині рядка), що відповідає режиму 5-3-3-3 (5 циклів шини на читання першого байта рядка і по 3 цикли шини при читанні подальших байт).

EDO DRAM

В порівнянні з FPM DRAM, в мікросхемах пам'яті даної технології для кожного банку доданий регістр-клямка, в якому зберігаються вихідні дані. Прочитування з нього проводиться зовнішніми схемами аж до спаду наступного імпульсу CAS#. Час доступу усередині сторінки знижується до 25 нс, підвищуючи продуктивність на 40 %, що відповідає режиму читання 5-2-2-2.

Установка регістра-клямки практично не збільшує вартість мікросхеми, проте її вживання дає ефект, сумірний з установкою зовнішнього асинхронного кеша.

BEDO DRAM

Дана технологія є розвитком конвеєрної архітектури. У структуру пам'яті, окрім регістра-клямки, був упроваджений лічильник адреси колонок для пакетного циклу, що дозволяє виставляти адресу колонки лише на його початку, а в подальших передачах лише запрошувати чергові дані. В результаті подовження конвеєра вихідні дані як би відстають на один сигнал CAS#, зате наступні з'являються без тактів чекання. При цьому стартова адреса наступного пакету пересилається разом з останнім CAS#-сигналом попереднього. Якщо чіпсет здатний генерувати звернення до пам'яті в режимі суміжних циклів, то можна досягти виграшу в продуктивності, відповідного режиму читання 5-1-1-1.

SDRAM

Особливістю технології SDRAM (Synchronous DRAM) є синхронна робота мікросхем пам'яті і процесора. Тактовий генератор, задаючий швидкість роботи мікропроцесором, також управляє роботою SDRAM. При цьому зменшуються тимчасові затримки в процесі циклів чекання, і прискорюється пошук даних. Ця синхронізація дозволяє контролеру пам'яті точно знати час готовності даних. Таким чином, швидкість доступу збільшується завдяки тому, що дані доступні під час кожного такту таймера. Технологія SDRAM дозволяє використовувати множинні банки пам'яті, що функціонують одночасно, додатково до адресації цілими блоками. Мікросхеми SDRAM мають програмовані параметри і свої набори команд. Довжина пакетного циклу читання-запису може програмуватися (1, 2, 4, 8, 256 елементів). Цикл може бути перерваний спеціальною командою без втрати даних. Конвеєрна організація дозволяє ініціювати наступний цикл читання до закінчення попереднього.

SDRAM II (DDR)

Synchronous DRAM II, або DDR (Double Data Rate - подвоєна швидкість передачі даних), є розвитком SDRAM. Технологія DDR заснована на тих же принципах, що і SDRAM, проте включає деякі удосконалення, що дозволяють збільшити швидкодію. DDR дає можливість читати дані по наростаючому і спадаючому фронтах тактового сигналу, виконуючи два доступи за час одного звернення стандартної SDRAM, що фактично збільшує швидкість доступу удвічі в порівнянні з SDRAM, використовуючи при цьому ту ж частоту. Крім того, DDR використовує DLL (Delay-Locked Loop - цикл з фіксованою затримкою) для видачі сигналу DataStrobe, що означає доступність даних на вихідних контактах. Використовуючи один сигнал DataStrobe на кожних 16 виводів, контролер може здійснювати доступ до даних точніше і синхронізувати вхідні дані, які поступають з різних модулів, що містяться в одному банку.

RDRAM

У основі технології RDRAM лежить багатофункціональний протокол обміну даними між мікросхемами, який дозволяє передачу даних по спрощеній шині, що працює на високій частоті. RDRAM є інтегрованою на системному рівні технологією. Ключовими елементами RDRAM є:

• модулі DRAM, що базуються на Rambus;

• вічка Rambus ASIC (RACs);

• схема з'єднання чіпів, звана Rambus Channel.

Rambus, вперше використаний в графічних робочих станціях в 1995 році, використовує унікальну технологію RSL (Rambus Signal Logic - сигнальна логіка Rambus), що дозволяє використовувати частоти передачі даних до 600MHz на звичайних системах і материнських платах. Rambus використовує низьковольтні сигнали і забезпечує передачу даних по обох фронтах сигналу системного таймера. RDRAM використовує 8-бітовий інтерфейс, тоді як EDO RAM і SDRAM використовують 4-, 8- і 16-бітовий інтерфейс. Технології Rambus запатентовані, тому ліцензійні відрахування роблять виробництво мікросхем пам'яті цієї технології досить дорогим.

Розширенням технології RDRAM є Direct Rambus. Схемотехніка Direct Rambus використовує ті ж рівні сигналів (RSL), але ширшу шину (16 біт), вищі частоти (вище 800 MHz) і покращуваний протокол (ефективність вище на 90 %). Однобанковий модуль RDRAM забезпечує швидкість передачі 1,6 Гбайт/с, двохбанковий, - 3,2 Гбайт/с. Direct Rambus використовує два 8-бітові канали для передачі 1,6 Гбайт і 3 канали для здобуття 2,4 Гбайт.