2 Минимальный и максимальный режимы функционирования

Минимальный режим (вывод MN/MX под­ключен к шине питания) ориентирован на при­менение микропроцессора в однопроцессорных системах, содержащих небольшое число уст­ройств. В этом режиме микропроцессор непо­средственно вырабатывает сигналы управле­ния циклами канала DT/ , , ALE, M/ , , , в соответствующей временной последовательности, а также обеспечивает простой доступ к системному каналу по зап­росу от контроллера прямого доступа к памя­ти типа КР580ВТ57, используя сигналы HLD/HLDA.

Система минимальной сложности, как по­казано на рис. 5, состоит из КМ1810ВМ86, генератора тактовых импульсов КР1810ГФ84, двух (трех) буферных регистров КР580ИР82, обеспечивающих фиксацию 16-разрядного (20-разрядного) адреса. Подключение шины дан­ных системы к выходам канала данных микропроцессора выполняется специальными схе­мами двунаправленных шинных формировате­лей КР580ВА86. Если нагрузка по току и ем­костная нагрузка не превышают нагрузочной способности выходных каскадов микропроцес­сора, то возможно непосредственное подклю­чение его канала данных на шину данных сис­темы.

Рисунок 5 - Структурная схема системы на базе микропроцессора КМ1810ВМ86 в ре­жиме минимального включения микросхемы

Для пользователя действия, выполняемые микропроцессором, представляют собой после­довательность циклов канала по обмену ин­формацией с памятью или периферийными устройствами. Каждый цикл канала микропро­цессора состоит, как минимум, из четырех ма­шинных тактов Т1 - Т4. В такте Т1 на канал адрес данных всегда выдается адресная ин­формация. В этом же такте вырабатывается сигнал ALE, который позволяет идентифици­ровать начало цикла канала и используется как стробирующий для занесения адресной ин­формации во внешний регистр адреса.

В такте Т2 производится переключение на­правления работы канала адреса/данных. Пе­редача данных по каналу происходит в так­тах Т3 и Т4. Длительность цикла канала мо­жет быть удлинена использованием управляю­щего сигнала RDY. Этот сигнал позволяет раз­работчику синхронизировать скорость работы внешней памяти со скоростью работы микро­процессора введением в цикл канала между тактами Т3 и Т4 дополнительных тактов ожи­дания. В течение тактов ожидания дан­ные на канале остаются неизменными. Между тактом Т4 текущего цикла и тактом Т1 следу­ющего цикла канала процессор может вво­дить дополнительные»холостые» такты, пред­назначенные для выполнения внутренних дей­ствий. Моменты введения этих тактов и их число зависят от состояния очереди команд и выполняемой команды в УО.

Все типы циклов канала могут быть объе­динены в два базовых цикла: цикл чтения и цикл записи. Пример базового цикла канала для минимального режима приведен на рис. 6.

Цикл чтения начинается с выработки сиг­нала ALE. Этот сигнал используется для за­несения адресной информации на внешний ре­гистр адреса. В такте Т2 канал A/D переклю­чается в высокоомное состояние, вырабатыва­ется сигнал , который используется для чтения адресуемого устройства. Для управле­ния шинными формирователями, обеспечива­ющими развязку канала адреса/данных микро­процессора от системного канала данных, ис­пользуются сигналы DT/ и .

Цикл записи (как и цикл чтения) начина­ется с выдачи сигнала ALE и адреса на канал адреса. В такте Т2 непосредственно за выда­чей адреса на канал A/D выдаются данные для записи в адресуемое устройство. Эта ин­формация остается истинной на канале дан­ных до окончания такта Т4. Сигнал выра­батывается в начале такта Т2 и остается в этом состоянии до начала такта Т4.

Использование четырехтактового цикла об­мена информацией позволяет микропроцессо­ру при тактовой частоте 5 МГц работать без введения тактов ожидания со схемами памяти с длительностью цикла обращения от 500 до 800 нс и временем выборки от 300 до 400 нс.

Начальная установка и запуск микропро­цессора осуществляются по сигналу SR. Для правильной установки в начальное состояние микропроцессора сигнал SR должен подавать­ся на вход SR высоким уровнем - не менее четырех периодов тактовой частоты. По сиг­налу SR работа микропроцессора приостанав­ливается, и производится начальная установка регистра признаков F, регистра адреса (указа­теля) команд IP, сегментных регистров в соот­ветствии с табл. 4, выходы канала адреса/ данных переводятся в высокоомное состояние, выходы канала управления - в высокоомное или пассивное состояние.

По окончании сигнала SR пошаговые и маскируемые прерывания запрещены, и пер­вая команда начинает выбираться из ячейки памяти с физическим адресом FFFFOH. Обыч­но первой командой является команда межсегментного прямого перехода IMP, которая из­меняет содержимое регистров IP и CS и та­ким образом определяет начальный адрес вы­полняемой программы.

Рисунок 6. - Цикл канала для режима мини­мального включения микропроцессора

Таблица 4

Назначение регистра	Содержимое регистра
Регистр признаков F Регистр адреса команды IP Регистр сегмента команд CS Регистр сегмента данных DS Регистр сегмента стека SS Регистр дополнительного сегмента ES	F00216 000016 FFFF16 000016 000016 000016

Максимальный режим (вывод MN/неMX под­ключен к шине»Общий») ориентирован на применение микропроцессора в сложных одно- и многопроцессорных системах. В системах максимальной конфигурации (рис. 7) функ­ции управления каналом берет на себя сис­темный контроллер КР1810ВГ88, который де­кодирует три сигнала состояния - , по­ступающие из микропроцессора, и выдает рас ширенный набор сигналов управления для ос­тальной части системы. Пять выходных сигна­лов используются для координации совмест­ной работы с другими процессорами в мульти­процессорной системе.

Рисунок 7 - Структурная схема системы на базе микропроцессора КМ1810ВМ86 в ре­жиме максимального включения микросхемы