- •Задание
- •Введение
- •1 Теоретическая часть
- •1.1 Модель ошибок двоичного дискретного канала
- •1.2 Система передачи данных с роСнп
- •1.3 Выбор модуляции дискретного канала
- •2. Расчетная часть
- •2.1 Определение оптимальной длины кодовой комбинации
- •2.2 Определение числа проверочных разрядов
- •2.3 Выбор порождающего полинома
- •2.4 Схема кодера
- •2.5 Схема декодера
- •2.6 Схемы с применением «System View»
- •2.7 Определение объёма информации w
- •2.8 Определение емкости накопления м
- •2.9 Характеристики дискретного канала
- •2.10 Географическое применение
- •2.11 Временная диаграмма работы системы
- •Заключение
- •Список использованной литературы
2. Расчетная часть
2.1 Определение оптимальной длины кодовой комбинации
Найдем наибольшую относительную пропускную способность:
.
(7)
:
Выбираем n=31.
2.2 Определение числа проверочных разрядов
Число проверочных разрядов в кодовой комбинации r:
,
(8)
.
Число разрядов n=31.
.
(9)
Число информационных разрядов в кодовой комбинации k:
,
(10)
.
2.3 Выбор порождающего полинома
Для
тип
порождающего полинома будет иметь вид:
2.4 Схема кодера
Рисунок 8 – Схема кодера
Цикл работы кодера для передачи n=31 единичных элементов составляет 31 такт. Тактовые сигналы формируются передающим распределителем, который на схеме не указан.
Первый режим работы кодера длится k=20 такт. От первого тактового импульса триггер Т занимает положение, при котором на его прямом выходе появляется сигнал «1», с на инверсном – «0». Сигналом «1» открываются ключи (логические схемы И) 1 и 3. Сигналом «0» ключ 2 закрыт. В таком состоянии триггер и ключи находятся к+1 тактов, т.е. 21 такта. За это время на выходе кодера через открытый ключ 1 поступят 20 единичных элементов информационной группы к=20.
Одновременно через открытый ключ 3 информационные элементы поступают на устройство деления многочлена.
Деление осуществляется сдвигающим регистром с числом ячеек, равным числу проверочных разрядов (степени порождающего полинома). В данном случае число ячеек r=10. Число сумматор в устройстве равно числу ненулевых членов порождающего полинома минус единица. В моем кодере число сумматоров равно 11. Сумматоры устанавливаются после ячеек, соответствующим не нулевым членам. Поскольку все неприводимые полиномы имеют член х0=1, то соответствующим этому члену сумматор установлен перед ключом 3 (логической схемой И).
После k=20 тактов в ячейках устройства деления окажется записанным остаток от деления.
При воздействии к+1=21 тактового импульса триггер Т изменяет свое состояние: на инверсном выходе появляется сигнал «1», а на прямом- «0». Ключи 1 и 3 закрываются, а ключ 2 открывается. За оставшиеся r=11 тактов элементы остатка от деления (проверочная группа) через ключ 2 поступают на выход кодера, также начиная со старшего разряда. [5]
2.5 Схема декодера
Функционирование схемы декодера сводиться к следующему. Принятая кодовая комбинация, которая отображается полиномом поступает в декодирующий регистр и одновременно в ячейки буферного регистра, который содержит 20 ячейку. Ячейки буферного регистра связаны через логические схемы «нет», пропускающие сигналы только при наличии «1» на первом входе и «0» - на втором (этот вход отмечен кружочками). На вход буферного регистра кодовая комбинация поступит через схемы И1. Этот ключ открывается с выхода триггера Т первым тактовым импульсом и закрывается 21 тактовым импульсом (полностью аналогично работе триггера Т в схеме кодера). Таким образом, после 20 такта информационная группа элементов будет записана в буферный регистр. Схемы НЕТ в режиме заполнения регистра открыты, ибо на вторые входы напряжение со стороны ключа И2 не поступает.
Одновременно в декодирующем регистре происходит в продолжение всех 31 такта деление кодовой комбинации. Схема декодирующего регистра полностью аналогична схеме деления кодера. Если в результате деления получиться нулевой остаток, синдром равен 0, то последующие тактовые импульсы спишут информационные элементы на выход декодера.
При наличие ошибок в принятой кодовой комбинации синдром не равен 0. Это означает, что после 31 такта хотя бы в одной ячейке декодирующего регистра записана «1». Тогда на выходе системы ИЛИ появиться сигнал. Ключ 2 (Схема И2) сработает, схемы НЕТ буферного регистра закроются, а очередной тактовый импульс переведет все ячейки регистра в состояние «0». Неправильно принятая информация ведет стерта. Одновременно сигнал стирания используется как команда на блокировку приемника и переспрос. [5]
Рисунок 9 – Схема декодера
