Курсовой проект_1 / Раздел 4
.doc4. Разработка структурной электрической схемы центральной части процессора
4.1. Выбор и обоснование
Структурная схема определяет основные функциональные части процессора, их назначение и взаимосвязи и служит для общего ознакомления с устройства. Составные части процессора отображаются условными графическими отображениями. Графическое построение схемы дает наиболее наглядное представление о последовательности взаимодействия функциональных частей в устройстве.
На основании разработанного ранее алгоритма строится скелетная операционная схема. Каждому внутреннему слову ставится в соответствие регистр, а выходным словам ставятся в соответствие шины. Операционная схема дополняется множеством управляющих сигналов {y} и множеством осведомительных сигналов {x}. Для передачи информации между регистрами вводится система шин. Для выполнения логических операций вводятся комбинационные схемы.
Использование раздельных блоков АЛУ для выполнения арифметических и логических операций применяется для повышения быстродействия процессора, что является заданным критерием проектирования.
4.2. Техническое описание
Состав центральной части ЭВМ, представленной на структурной электрической схеме:
Таблица 4.1
|
Обозначение |
Описание |
|
ШД |
32-разрядная шина данных, служащая для обмена данными между процессором, ОЗУ и функциональными элементами внутри процессора |
|
ШАозу |
21-разрядная шина адреса. Служит для пересылки адресов между регистрами адресов, счетчиком адреса команд и регистром для формирования исполнительного адреса |
|
ОЗУ |
Оперативное запоминающее устройство |
|
РСозу |
16-разрядный регистр слова ОЗУ |
|
РАозу |
21-разрядный регистр адреса ОЗУ |
|
СТЕК |
Память, расположенная в нижней области ОЗУ, работающая по принципу LIFO. |
|
УС |
Указатель стека. 22-разрядный. |
|
СЧАК |
Счетчик адреса команд. Служит для формирования адреса текущей команды. |
|
РОН |
Шестнадцать 32-разрядных регистров общего назначения, предназначенных для хранения операндов и их адресов |
|
DCAрон |
Дешифратор адреса РОН. Служит для выбора одного из регистров для обращения в режиме записи или чтения. |
|
ШАрон |
Четырехразрядная шина адреса РОН, служит для адресации регистров. |
|
DC КОП |
Дешифратор кода операции |
Устройство управления (УУ). Построено на жесткой логике и состоит из двух управляющих устройств – центрального устройства управления (ЦУУ) и блока местного управления (БМУ). УУ формирует управляющие сигналы {y} и принимает осведомительные сигналы {x}.
ЦУУ занимается выборкой команды на РК, определением формата команды, формированием продвинутого адреса, проверкой ОЗУ на переполнение и дешифрацией кода операции. БМУ отвечает за все микрооперации, связанные с выполнением команд процессора.
Структура устройства управления представлена на рисунке 4.1.
Память каждой части УУ состоит из двух ступеней: I ступень – память возбуждений, II ступень – память состояний. а0, а1, …, а24 – состояния БМУ; а00, а01, а02, а03, а04 – состояния ЦУУ. Обе ступени памяти автоматов реализуются в виде линейки двухтактных RS-триггеров. На выходе каждой памяти дешифраторы состояний DC1 и DC2. КС1 и КС3 переключают память автомата в следующее состояние в зависимости от предыдущего состояния и от осведомительных сигналов {x} из ОА. КС2 и КС4 формируют управляющие сигналы {y} в зависимости от предыдущего состояния и от осведомительных сигналов {x} из ОА. В – начальный сигнал запуска ЦУУ. {yki} – повторные сигналы запуска ЦУУ. Осведомительные сигналы {Bi}={yнi} – начальные сигналы запуска БМУ.
Арифметико-логическое устройство (АЛУ). В состав АЛУ входит:
Таблица 4.2
|
Обозначение |
Описание |
|
АКК |
32-разрядный универсальный регистр для приема, хранения и сдвига операндов, служит для выполнения арифметических и логических операций |
|
Ралу |
32-разрядный регистр с прямым и инверсным выходами для приема и хранения операндов, служит для выполнения арифметических и логических операций |
|
Р1алу, Р2алу |
32-разрядные универсальные регистры для внутреннего использования в составе АЛУ |
|
РРалу |
32-разрядный регистр-счетчик для приема, хранения и инкремента результата |
|
Рmax, Рисп |
32-разрядные регистры для приема и хранения операнда. |
|
РАисп |
21-разрядный регистр для формирования исполнительного адреса. |
|
СЧинд |
32-разрядный счетчик для приема, хранения и инкремента операнда. |
|
СЧадр |
4-разрядный счетчик для приема, хранения и инкремента адреса (R1+1) |
|
КС2 |
Комбинационная схема для выполнения логической операции “Исключающее ИЛИ” |
|
КС1, КС3, КС4, КС5, КС8, КС9 |
Комбинационные схемы для выработки осведомительных сигналов для условных вершин. |
|
КС6 |
Комбинационные схемы для подачи инвертированного сигнала на сумматор. |
|
КС7 |
Комбинационные схемы для выполнения логической операции “Исключающее ИЛИ” и инверсия. |
|
СЧциклов |
6-разрядный счетчик для организации рабочего цикла при выполнении операции деления |
|
ТППалу |
Триггер переполнения АЛУ. Служит для индикации об ошибке при выполнении арифметических операций
|
|
ТППсчак |
Триггер переполнения СЧАК. Служит для индикации переполнения в счетчике адреса команд |
|
ТППстек |
Триггер переполнения СТЕК. Служит для индикации о недопустимом значении указателя стека. |
|
Тзн.алу |
Триггер служит для хранения промежуточных результатов при работе микропрограммы деления.
|