
- •Микропроцессоры и микропроцессорные системы
- •Введение
- •1.1.Успехи интегральной технологии и предпосылки появления микропроцессоров
- •1.2.Основные схемотехнологические направления производства микропроцессоров
- •1.3.Характеристики микропроцессоров
- •1.4.Поколения микропроцессоров.
- •Машина пользователя и система команд
- •1.6.Архитектура 16-разрядного микропроцессора
- •Система команд i8086
- •Общая структура мпс
- •Структура микропроцессора и интерфейсные операции
- •1.7.1.Внутренняя структура
- •1.7.2.Командный цикл микропроцессора.
- •1.7.3.Машинные циклы и их идентификация.
- •1.7.4.Реализация микропроцессорных модулей и состав линий системного интерфейса
- •1.8.1.Внутренняя структура
- •1.8.2.Машинные циклы i8086 в минимальном и максимальном режимах
- •1.8.3.Структура микропроцессорных модулей на базе микропроцессора i8086
- •Подсистема памяти мпс
- •1.9.Распределение адресного пространства
- •1.10.Р егенерация динамической памяти
- •Подсистема ввода/вывода мпс
- •1.11.Подсистема параллельного обмена на базе буферных регистров
- •1.12.Контроллер параллельного обмена к580вв55
- •1.13.Последовательный обмен в мпс
- •1.13.1.Универсальный последовательный приемопередатчик кр580вв51
- •Подсистема прерываний мпс
- •1.14.Внутренние и внешние прерывания
- •1.15.Функции подсистемы прерываний и их реализация
- •1.16.Контроллеры прерываний
- •Подсистема прямого доступа в память мпс
- •1.17.Контроллер прямого доступа в память к580вт57
- •1.18.Высокопроизводительный 32-разрядный контроллер пдп 82380
- •1.18.1.Архитектура контроллера 82380
- •1.18.1.1.И нтерфейс с главным процессором.
- •1.18.2.Функции контроллера пдп
- •1.18.3. Программируемый контроллер прерываний
- •1.18.4. Программируемые интервальные таймеры
- •1.18.5. Контроллер регенерации динамического озу
- •1.18.6. Генератор с состоянием ожидания
- •1.18.7.Сброс центрального процессора
- •1.18.7.1.Размещение карты регистров
- •1.18.7.2.Интерфейс с микропроцессором
- •1.18.7.3.Сигналы сопряжения с микропроцессором 80386
- •1.18.8. Синхронизация шины контроллера 82380
- •1.18.8.1. Конвейеризация адресов
- •Организация мпс на базе секционированных бис
- •1.19.А рифметико-логические секции
- •1.20.Секции управления и устройства управления
- •1.20.1.Эволюция структур сфам.
- •1.20.2.Секции управления адресом микрокоманд серии к1804.
- •1.20.3.Организация управляющего автомата
- •1.21.Структура устройств обработки данных
- •1.22.Мпс с одно- и двухуровневым управлением
- •1.23. Расширение архитектуры Am2900
- •1.23.1. Базовый процессорный элемент к1804вм1
- •1.23.1.1. Организация основных блоков
- •1.23.1.2.Система инструкций
- •Однокристальные микроЭвм
- •1.24.Однокристальные микро-эвм к1816ве48/49/35
- •1.24.1.С труктура омэвм
- •1.24.2.Элементы архитектуры омэвм
- •1.24.3.Порты ввода/вывода
- •1.24.4.Система команд омэвм
- •1.24.5.Расширение ресурсов омэвм
- •1.25. Однокристальная микроЭвм к1816ве51
- •1.25.1.Семейство однокристальных эвм mcs-51
- •1.25.2.Структура микро-эвм к1816ве51
- •1.25.3.Архитектурные особенности микро-эвм
- •1.25.4.Организация внутренней памяти данных.
- •1.25.5.Машинные циклы и синхронизация микро-эвм
- •1.25.6.Внешние устройства микро-эвм
- •1.25.7.Описание последовательного порта.
- •1.25.8.Таймеры-счетчики
- •1.25.9.Подсистема прерываний
- •1.25.10.Система команд
- •Системы проектирования и отладки мпс
- •1.26.Проблемы и особенности отладки мпс
- •1.26.1. Особенности отладки мпс на разных этапах ее существования.
- •1.27.С татические отладчики
- •1.28.Логические анализаторы
- •1.29. Сигнатурные анализаторы
- •1.29.1.Идея сигнатурного анализа
- •1.29.2.Оборудование сигнатурного анализа и требования к проверяемой схеме
- •1.30. Системы проектирования мпс
- •1.30.1.Внутрисхемные эмуляторы
- •Литература
1.25.4.Организация внутренней памяти данных.
Пространство DSEG включает в себя 256 ячеек памяти, часть из которых является одновременно элементами других пространств (Рис. 11 .94). Так, первые 32 байта ОЗУ занимают 4 банка РОНов. Служебные регистры, порты ввода/вывода, таймеры, аккумуляторы и др. так же совмещены с ячейками памяти и полями битового сегмента. Это дает возможность обращения к одному физическому объекту разными способами. Так, к ячейке DSEG[E0] можно обратиться по прямому и косвенному адресу, обратиться как к аккумулятору A и как к полю BSEG[E0..E7] (к каждому биту в отдельности).
|
a) |
0 |
1 |
2 |
3 |
4 |
5 |
6 |
7 |
8 |
9 |
A |
B |
C |
D |
E |
F |
|
0 |
R0 |
R1 |
R2 |
R3 |
R4 |
R5 |
R6 |
R7 |
R0 |
R1 |
R2 |
R3 |
R4 |
R5 |
R6 |
R7 |
|
1 |
R0 |
R1 |
R2 |
R3 |
R4 |
R5 |
R6 |
R7 |
R0 |
R1 |
R2 |
R3 |
R4 |
R5 |
R6 |
R7 |
|
2 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
3 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
4 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
5 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
6 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
7 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
b) |
0 |
1 |
2 |
3 |
4 |
5 |
6 |
7 |
8 |
9 |
A |
B |
C |
D |
E |
F |
|
8 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
9 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
A |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
B |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
C |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
D |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
E |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
F |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
0 |
1 |
2 |
3 |
4 |
5 |
6 |
7 |
8 |
9 |
A |
B |
C |
D |
E |
F |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
- ячейки, занятые битовым пространством BSEG |
|
|
0 |
1 |
2 |
3 .. |
..7 |
8 |
9 |
A |
B |
C |
D.. |
|
8 |
P0 |
SP |
DPTL |
DPTH |
PCON |
TCON |
TMOD |
T0L |
T0H |
T1L |
T1H |
|
9 |
P1 |
|
|
|
|
SCON |
SBUF |
|
|
|
|
|
A |
P2 |
|
|
|
|
IE |
|
|
|
|
|
|
B |
P3 |
|
|
|
|
IP |
|
|
|
|
|
|
C |
|
|
|
|
|
T2CON |
|
RCAP 2L |
RCAP 2H |
T2L |
T2H |
|
D |
PSW |
|
|
|
|
|
|
|
|
|
|
|
E |
A |
|
|
|
|
|
|
|
|
|
|
|
F |
B |
|
|
|
|
|
|
|
|
|
|
Рис. 11.94. Пространство внутренней памяти данных DSEG
|
DSEG |
20 |
21 |
22 |
23 |
24 |
25 |
26 |
27 |
|
BSEG |
00..07 |
08..0F |
10..17 |
18..1F |
20..27 |
28..2F |
30..37 |
38..3F |
|
|
|
|
|
|
|
|
|
|
|
DSEG |
28 |
29 |
2A |
2B |
2C |
2D |
2E |
2F |
|
BSEG |
40..47 |
48..4F |
50..57 |
58..5F |
60..67 |
68..6F |
70..77 |
78..7F |
|
|
|
|
|
|
|
|
|
|
|
DSEG |
80 |
88 |
90 |
98 |
A0 |
A8 |
B0 |
B8 |
|
BSEG |
80..87 |
88..8F |
90..97 |
98..9F |
A0..A7 |
A8..AF |
B0..B7 |
B8..BF |
|
|
|
|
|
|
|
|
|
|
|
DSEG |
CO |
C8 |
D0 |
D8 |
E0 |
E8 |
F0 |
F8 |
|
BSEG |
C0..C7 |
C8..CF |
D0..D7 |
D8..DF |
E0..E7 |
E8..EF |
F0..F7 |
F8..FF |
Рис. 11.95. Размещение битового пространства в DSEG
Память программ адресуется PC[15:] и может составлять до 64К байт, причем младшие 4..8К могут располагаться непосредственно на кристалле микро-ЭВМ (РПЗУ или ПЗУ), а остальная память - внешнее ЗУ. С точки зрения программиста внешняя и внутренняя память программ представляют единое адресное пространство. Имеются “особые точки” CSEG:
-
RESET
- 0000h
- стартовый адрес;
EXTI0
- 0003h
- внешнее прерывание 0;
TIMER0
- 000Bh
- прерывание от таймера/счетчика T0;
EXTI1
- 0013h
- внешнее прерывание 1;
TIMER1
- 001Bh
- прерывание от таймера/счетчика T1;
SINT
- 0023h
- прерывание последовательного порта;
TIMER2
- 002Bh
- прерывание от таймера/счетчика T2.