3.6. Арифметические устройства

К арифметическим устройствам относятся сумматоры, арифметико-логические устройства (АЛУ) и перемножители много разрядных двоичных чисел (операндов).

Сумматоры. Сумматор—узел, обеспечивающий суммирование двух чисел. Сложение в двоичной системе счисления является самой важной арифметической операцией, так как оно лежит в основе других арифметических операций: вычитания, умножения, деления.

“1” “0”

“1” “0”

DD1

DD1

= =

>

=

= =

>

=

<

<

a₀

b₀

b₀

a₀

>

a₀

b₀

b₀

a₀

>

a₁

=

a₁

a₁

b₁

=

b₁

a₁

b₁

a₂

a₂

b₁

<

a₃

a₂

<

b₂

a₃

b₂

a₃

a₂

b₂

a₃

b₂

b₃

b₃

b₃

b₃

DD2

DD3

DD5

= =

>

=

= =

>

=

= =

>

=

a₁₉

>

<

<

b₁₉

<

a₀

Y_A>B

a₀

a₂₀

>

a₀

Y_A>B

>

b₀

a₁

=

a₁

b₀

a₀

Y_A<B

b₀

a₁

=

a₂₁

b₂₀

b₀

a₁

=

Y_A=B

b₁

b₂

a₂

b₁

Y_A=B

<

b₁

a₂

a₂₂

b₂₁

<

b₁

a₂

Y_A<B

<

b₂

a₃

b₂

b₂₂

a₃

a₂

a₃

b₃

b₃

a₃

b₃

a₂₃

b₂₃

b₂

b₃

a) б)

Рис. 3.17. Увеличение разрядности компараторов: после­довательное (а) и параллельное (б)

Основными устройствами, обеспечивающими элементарные операции, являются одноразрядные сумматоры. Все сумматоры подразделяются на две основные группы: комбинационные — не обладающие функцией хранения, и накопительные — обладающие функцией хранения информации. Каждый из указанных типов сумматоров подразделяется на сумматоры параллельного действия, обеспечивающие суммирование k-разрядных кодов во всех разрядах одновременно, и одноразрядные суммирующие схемы (одноразрядные сумматоры). Последние являются основой построения сумматоров как последовательного, так и параллельного действия. В данном параграфе рассматриваются комбинационные параллельные сумматоры как одноразрядные, так и многоразрядные. В связи с тем, что сумматоры широко используются в цифровой аппаратуре, они выпускаются также в виде интегральных схем.

Полусумматор. Полусумматор реализует операцию сложения двух двоичных одноразрядных чисел и формирует на своих выходах сигналы суммы и переноса в старший разряд. В условном обозначении (рис. 3.18,а) полусумматор отображается буквами HS от слова halfsummator. Исходя из правил сложения двоичных чисел, можно заполнить таблицу истинности полусумматора рис. 3.18,б из таблицы видно, что полусумматор выполняет логические функции S=ab; CR=a^.b и поэтому его схема может быть реализована в виде, изображенном на рис. 3.18,в.

a

b

S

CR

=1

a

0

0

0

0

HS

S

S

a

S

b

0

1

1

0

1

0

1

0

1

1

0

1

CR

CR

b

&

CR

a) б) в)

Рис. 3.18. Полусумматор. Условное обозначение (и),

таблица истинности (б) и схема (в)

Одноразрядные полные сумматоры. Одноразрядный полный сумматор в отличие от полусумматора обеспечивает сложение трех двоичных цифр—слагаемых a_i, b_i и сигнала переноса CR_i-1 из предыдущего младшего разряда, а на выходе формирует сумму трех цифр s_i и сигнал переноса в следующий разряд CRi. В условном обозначении одноразрядного полного сумматора (рис. 3.19,а) присутствуют буквы SM от слова summator. Данные его синтеза в базисе элементов Шеффера приведены на рис. 3.19. Считая задержки логических элементов сумматора одинаковыми (рис. 3.19,д),

можно определить задержки распространения сигналов от входов а_i b_i, CR_i-1 до выходов s_i, CR_i.

В наихудшем случае они будут составлять величины

a_i

b_i

S_i

CR_i-1

CR_i

0

0

0

0

0

0

1

1

HS

S

S_i

a_i

b_i

CR_i-1

0

0

a

0

1

0

1

CR

0

b

0

1

1

0

CR

1

CR

1

0

0

1

0

а)

1

0

1

0

1

1

1

0

0

1

1

1

1

1

1

S_i

a_i

1

1

b_i

CR_i

б)

1

1

b_i

1

1

1

S =a_ib_iCR_i-1 a_ib_iCR_i-1 a_ib_iCR_i-1 a_ib_iCR_i-1

CR_i-1

1

CR_i-1 =a_ib_i a_iCR_i-1 b_iCR_i-1

в)

г)

&

&

a_i

&

&

b_i

S_i

&

&

CR_i-1

&

&

&

&

&

CR_i

&

д)

Рис.3.19. Синтез одноразрядного полного сумматора. Условное обозначение (а), таблица истинности (б), диаграммы Вейча (в), логические функции в структурной форме (г) и схема сумматора на элементах Шеффера (д).

Одноразрядный полный сумматор входит в серии интегральных схем. Например, в ТТЛ серии входит одноразрядный полный сумматор ИМ1. Параметры быстродействия таких сумматоров приводятся в справочниках, и обычно они определяют задержки, возникающие при распространении сигнала с какого-либо входа на выход.

Арифметические сумматоры многоразрядных двоичных чисел. Многоразрядные сумматоры должны обеспечивать сложе­ние двоичных многоразрядных операндов А и В. Допустим, необходимо сложить два четырехразрядных операнда

и

Исходя из правил сложения двоичных чисел, мы должны последовательно, начиная с младшего разряда, суммировать три цифры—цифры данного разряда слагаемых а_i, b_i, и сигнал переноса из предыдущего младшего разряда CR_i-1. Следовательно, сумматор многоразрядных опе­рандов может быть построен по схеме, изображенной на рис. 3.20.

S₀

S₁

S₂

S₃

S₄

a

SM

S

a

SM

S

a

SM

S

a

SM

S

b

b

b

b

CR

CR

CR

CR

CR

CR

CR

CR

“0”

a₀b₀

a₁ b₁

a₂ b₂

a₃ b₃

Рис.3.20. Схема арифметического сумматора четырехразрядных двоичных чисел

На входы а_i, и b_i каждого из сумматоров подаются разряд­ные коэффициенты (цифры 1 или 0) слагаемых, на вход CR_i-1 подается сигнал с выхода переноса CR_i-1 предыдущего сумма­тора (на вход переноса сумматора младшего разряда по­стоянно подается сигнал «0»). Сумма двух чисел формируется на выходах S_i одноразрядных сумматоров, причем сигнал старшего разряда суммы формируется на выходе переноса одноразрядного сумматора старшего разряда. Такие сумма­торы четырехразрядных двоичных операндов входят в серии ТТЛ ЦИС под шифром ИМЗ, ИМ6, ИМ7,

В общем виде, для k-разрядного сумматора этот параметр находится из выражения:

Следовательно, чем больше разрядность чисел, которые необ­ходимо сложить, тем большее время затрачивает сумматор на эту операцию. В ряде случаев такое быстродействие оказы­вается недостаточным, и необходимо принимать меры к его повышению. Основные направления повышения быстро­действия: а) уменьшение времени распространения сигнала переноса по тракту внутри одноразрядного сумматора; б) уменьшение пли исключение последовательного распро­странения сигнала переноса вдоль разрядной сетки сумма­тора.

Уменьшение времени переноса внутри одноразрядного сум­матора приводит к проблеме создания схемы, содержащей минимум оборудования и обладающей минимальными временными задержками. В настоящее время не существует ме­тодов синтеза таких одноразрядных сумматоров. Поэтому на практике используются схемы, полученные эмпирическим путем. Сущность всех эмпирических схем сумматоров состоит в том, что они строятся не по каноническим уравнениям, полученным с помощью классических методов минимизации, а по другим уравнениям.

Уменьшение или исключение последовательного распро­странения сигнала переноса вдоль разрядной сетки осуще­ствляется несколькими способами.

При построении сумматора с групповым переносом все разряды устройства разбиваются на группы, в каждой из ко­торых дополнительными логическими элементами создается так называемый ускоренный перенос.

В сумматорах с одновременным переносом исключение последовательного распространения сигнала переноса осуще­ствляется организацией отдельного от суммирования сигнала переноса дополнительно введенной логической схемой уско­ренного переноса, на входы которой поступают сигналы всех разрядов слагаемых, а на выходах формируются сигналы переноса во все разряды.

Арифметико-логические устройства. Многие серии ЦИС имеют в своем составе арифметико-логические устройства (АЛУ), выполняющие над операндами ряд логических и арифметических действии. Примером А71У может служить ЦИС ИПЗ (рис. 3.21), входящая в ТТЛ серии. Схема АЛУ довольно громоздка, и в данном пособии не приво­дится. Это АЛУ (английский термин — arithmetic logic unit) предназначено для обработки четырехразрядных операндов и имеет, кроме входов этих операндов а_i, b_i (i = 0, 3), входы выбора режима s_i (i=0,3) и вход М (mode control), сигнал на котором задает характер выполняемых операций. Если M = 0, то в устройстве выполняются арифметические опера­ции. Если M = l, то в устройстве блокируются межразрядные переносы, и в зависимости от комбинации сигналов s_j может выполняться любая из 16 логических операций АЛУ.

АЛУ имеет инвертированный вход переноса от младших разрядов, что позволяет наращивать разрядность операндов. На выходах f_k (k = 0,3) вырабатывается выходной операнд, выход дает выходной перенос, который можно использовать как входной для следующего АЛУ, выходы G и Н дают функции генерации передачи переноса, необходи­мые для использования АЛУ со схемой ускоренного перено­са. Выход у_а=в есть выход компаратора, осуществляюще­го сравнение на равенство. Выход компаратора выпол­няется по схеме с открытым коллектором, что допускает реализацию монтажной логики путем параллельного соедине­ния аналогичных выходов не­скольких АЛУ. Полный перечень операций, выполняемых АЛУ, приведен в табл. 3.11. Логические операции выпол­няются независимо в каждом разряде (поразрядно). Арифметические операции выполняют­ся с учетом переносов и заемов.

CR₀

ALU

G

G

CR₀

a₀

a₀

H

H

b₀

a₁

a₁

b₀

=

CR_n

CR_n

b₁

b₁

f₀

a₂

b₂

b₂

a₂

f₁

a₃

b₃

a₃

b₃

f₂

S₀

f₃

S₁

S₁

S₂

S₃

M

S₂

S₃

M

S₀

Рис.3.21. Условное графическое обозначение АЛУ

Таблица 3.11
Выбор функции				Логические операции	Арифметические операции М=0
S3	S2	S1	S0	M=1	CR0=0	CR0=1
0	0	0	0		A	A+1
0	0	0	1		AvB	(AvB)+1
0	0	1	0	B	AvB	(Av )+1
0	0	1	1	0	1	0
0	1	0	0		A+	A+ +1
0	1	0	1		(AvB)+	(A+B)+ +1
0	1	1	0	AB	A-B-1	A-B
0	1	1	1	A	A -1
1	0	0	0	vB	A+AB	A+AB+1
1	0	0	1	AB	A+B	A+B+1
1	0	1	0	B	(Av )+AB	(Av )+AB+1
1	0	1	1	AB	AB-1	AB
1	1	0	0	1	A+A	A+A+1
1	1	0	1	Av	(AvB)+A	(AvB)+A+1
1	1	1	0	AvB	(Av )+A	(AvB)+A+1
1	1	1	1	A	A-1	A

Оба типа операции могут встречаться одновременно. Например, запись (Av )+AB означает, что вначале поразрядно выполняются операции инвертирования ( ), логического сложения (Av ) и логи­ческого умножения (AB), а затем полученные указанным образом два четырехразрядных операнда складываются арифметически (с учетом переносов).

ALU

ALU

ALU

ALU

CR₀

CR_n

CR₀

CR_n

CR₀

CR_n

CR₀

CR_n

а)

G

ALU

G

ALU

G

ALU

G

ALU

H

CR₀

H

CR₀

H

CR₀

H

CR₀

G₀H₀CR₁

G₁H₁CR₂

G₂H₂CR₃

G₃H₃

CR₀

Блок ускоренного переноса

б)

Рис.3.24. Наращивание разрядности АЛУ с последовательным (а)

и ускоренным (б) переносом

При обработке операндов большей разрядности АЛУ соединяются последовательно (рис. 3.24,а). В этом случае большое влияние на быстродействие устройства оказывает задержка распространения сигнала переноса, который может проходить от младшего разряда операнда по всей разрядной сетке. В схемах АЛУ стремятся обеспечить малое время за­держки переноса (в одну — две элементарные задержки), однако при суммировании операндов с большой разрядностью время сложения может оказаться неприемлемо большим. В подобных случаях совместно с АЛУ применяют специаль­ную ЦИС, называемую блоком ускоренного переноса, в кото­рой перенос вырабатывается с помощью функций генерации и передачи переноса G и Н. Схема включения АЛУ (ИПЗ) совместно с блоком ускоренного переноса (ИП4) представле­на на рис. 3.24,б. АЛУ и блоки ускоренного переноса имеются и в ЭСЛ сериях (ЦИС 500ИП181 и 500ИП179). Широкие функциональные возможности АЛУ обеспечивают их широкое применение в устройствах цифровой обработки радиотехни­ческих сигналов.