- •Структура зу типа 2d
- •Структура зу типа 2.5d
- •Структура зу типа 2d-m
- •Структура зу типа 3d
- •Устройство перепрограммируемого пзу
- •Принципы ускорения доступа к озу. Расслоение, конвееризация, буферизация.
- •Алгоритм работы кэша с отложенной записью
- •Чередование адресов
- •Тайминг памяти
- •Основные сигналы интерфейса dram
- •Регенерация dram
- •Возможны три различных метода регенерации данных.
- •Память fpm dram
- •Память edo dram
- •Память bedo dram
- •Особенности sdram
- •Память ddr sdram
- •Память ddr2, ddr3 sdram.
- •Совместимость
- •Организация канала rdram
- •Процедура инициализации rdram
- •Память vc ram
- •Принцип организации устройств обработки цифровой информации.
- •Классификация алу
- •Блок-схема и алгоритм алу для сложения чисел с фиксированной запятой
- •Способы организации алу для умножения двоичных чисел.
- •Метод ускорения умножения
- •Однокристальные эвм семейства Intel8051. Общие характеристики эвм.
- •Структурная организация эвм Intel 8051
- •Функциональная схема микроконтроллера семейства 8051
- •Регистры общего назначения эвм Intel 8051
- •Служебные регистры эвм Intel 8051
- •Сигналы интерфейса эвм Intel 8051
- •Работа с портами эвм Intel 8051
- •Cтруктура прерываний эвм Intel8051
- •Организация внутренней памяти
- •Система команд Intel8051 Арифметические команды
- •Команды передачи данных
- •Команды битового процессора.
- •Команды ветвления и передачи управления
- •Схемы подключения внешней памяти данных
- •Подключение 8031(8051) к внешней памяти программ
- •Вывод числа на 7-сегментный код
- •Вывод двоично-десятичного трехразрядного числа для 7-сегментной индикации.
- •Передача по последовательному по последовательному асинхронному порту в 8051
- •Работа с таймером 8051: режимы, регистры таймеров
Основные сигналы интерфейса dram
Динамическая память — DRAM (Dynamic RAM) — получила свое название от принципа действия ее запоминающих ячеек, которые выполнены в виде конденсаторов, образованных элементами полупроводниковых микросхем. При отсутствии обращения к ячейке со временем за счет токов утечки конденсатор разряжается и информация теряется, поэтому такая память требует периодической подзарядки конденсаторов (обращения к каждой ячейке) — память может работать только в динамическом режиме. Этим она принципиально отличается от статической памяти, реализуемой на триггерных ячейках и хранящей информацию без обращений к ней сколь угодно долго (при включенном питании). Запоминающие ячейки микросхем DRAM организованы в виде двумерной матрицы. Адреса строки и столбца передаются по мультиплексированной шине адреса MA (Multiplexed Address) и стробируются по спаду импульсов RAS# (Row Access Strobe) и CAS# (Column Access Strobe). Состав сигналов микросхем динамической памяти приведен в табл. 7.1.
Таблица 7.1 . Сигналы микросхем динамической памяти |
|
Сигнал |
Назначение |
RAS# |
Row Access Strobe — строб выборки адреса строки. По спаду сигнала начинается любой цикл обращения; низкий уровень сохраняется на все время цикла. Перед началом следующего цикла сигнал должен находиться в неактивном состоянии (высокий уровень) не менее, чем время предварительного заряда RAS (ТRР — RAS precharge time) |
CAS# |
Column Access Strobe — строб выборки адреса столбца. По спаду сигнала начинается цикл записи или чтения; минимальная длительность (ТCAS) определяется спецификацией быстродействия памяти. Минимальная длительность неактивного состояния между циклами (высокий уровень) должна быть не менее, чем время предварительного заряда CAS (TCP — CAS precharge time) |
MAi |
Multiplexed Address — мультиплексированные линии адреса. Во время спада сигнала RAS# на этих линиях присутствует адрес строки, во время спада CAS# — адрес столбца. Адрес должен устанавливаться до спада соответствующего строба и удерживаться после него еще некоторое время. Микросхемы с объемом 4 М ячеек могут быть с симметричной организацией — 11 бит адреса строк и 11 бит адреса колонок или асимметричными — 12x10 бит соответственно |
WE# |
Write Enable — разрешение записи. Данные записываются в выбранную ячейку либо по спаду CAS# при низком уровне WE# (Early Write — ранняя запись, обычный вариант), либо по спаду WE# при низком уровне CAS# (Delayed Write — задержанная запись). Переход WE# в низкий уровень и обратно при высоком уровне CAS# записи не вызывает, а только переводит выходной буфер EDO DRAM в высокоимпедансное состояние |
ОЕ# |
Output Enable — разрешение открытия выходного буфера при операции чтения. Высокий уровень сигнала в любой момент переводит выходной буфер в высокоимпедансное состояние |
DB-ln |
Data Bit Input — входные данные (только для микросхем с однобитной организацией) |
DB-Out |
Data Bit Output — выходные данные (только для микросхем с однобитной организацией). Выходные буферы стандартных микросхем открыты только при сочетании низкого уровня сигналов RAS#, CAS#, OE# и высокого уровня WE#; при невыполнении любого из этих условий буферы переходят в высокоимпедансное состояние. У микросхем EDO выходные буферы открыты и после подъема CAS#. Логика управления предусматривает возможность непосредственного объединения выходов нескольких микросхем |
DQx |
Data Bit — объединенные внутри микросхемы входные и выходные сигналы данных (объединение экономит количество выводов для микросхем с многобитной организацией) |
N.C. |
No Connection — свободный вывод |