- •Структура зу типа 2d
- •Структура зу типа 2.5d
- •Структура зу типа 2d-m
- •Структура зу типа 3d
- •Устройство перепрограммируемого пзу
- •Принципы ускорения доступа к озу. Расслоение, конвееризация, буферизация.
- •Алгоритм работы кэша с отложенной записью
- •Чередование адресов
- •Тайминг памяти
- •Основные сигналы интерфейса dram
- •Регенерация dram
- •Возможны три различных метода регенерации данных.
- •Память fpm dram
- •Память edo dram
- •Память bedo dram
- •Особенности sdram
- •Память ddr sdram
- •Память ddr2, ddr3 sdram.
- •Совместимость
- •Организация канала rdram
- •Процедура инициализации rdram
- •Память vc ram
- •Принцип организации устройств обработки цифровой информации.
- •Классификация алу
- •Блок-схема и алгоритм алу для сложения чисел с фиксированной запятой
- •Способы организации алу для умножения двоичных чисел.
- •Метод ускорения умножения
- •Однокристальные эвм семейства Intel8051. Общие характеристики эвм.
- •Структурная организация эвм Intel 8051
- •Функциональная схема микроконтроллера семейства 8051
- •Регистры общего назначения эвм Intel 8051
- •Служебные регистры эвм Intel 8051
- •Сигналы интерфейса эвм Intel 8051
- •Работа с портами эвм Intel 8051
- •Cтруктура прерываний эвм Intel8051
- •Организация внутренней памяти
- •Система команд Intel8051 Арифметические команды
- •Команды передачи данных
- •Команды битового процессора.
- •Команды ветвления и передачи управления
- •Схемы подключения внешней памяти данных
- •Подключение 8031(8051) к внешней памяти программ
- •Вывод числа на 7-сегментный код
- •Вывод двоично-десятичного трехразрядного числа для 7-сегментной индикации.
- •Передача по последовательному по последовательному асинхронному порту в 8051
- •Работа с таймером 8051: режимы, регистры таймеров
Структура зу типа 2d-m
Запоминающие устройства типа 2D-M. Запоминающие элементы таких ЗУ имеют два входа и один выход (рис. 4.8, а). При наличии хотя бы одного пустого сигнала ~ на входах ЗЭ при записи находится в режиме хранения (как в ЗУ 3D). Сигнал чтения Чт опрашивает состояние ЗЭ (так же как и в ЗУ типа 2D). Сигналы записи Зап и Зап О устанавливают ЗЭ в состояние О, а Зап и Зап1 — в состояние 1 (так же, как и в ЗУ типов 2D и 2,5D). Обычно у запоминающих элементов ЗУ типа 2D-M выход объединяется со входом записи, как это показано для ЗЭ на рис. 4,8, б. Структура одноразрядного ЗУ типа 2D-M представлена на рис. 4.8, в. Как и в ЗУ типа 2,5 D, код адреса г'-й ячейки разделяется на две части: i' и i", одна из которых поступает на АдрФ, а другая — на разрядно-адресный коммутатор РАдрК. Если на АдрФ и РАдрК не приходит сигнал обращения к памяти Обр, то на их выходных линиях не возникают действующие на ЗЭ сигналы и все ЗЭ находятся в режиме хранения. При наличии сигнала Обр выполняется считывание или запись в зависимости от значения сигнала Чт/Зап. При считывании АдрФ выдает по линии /' сигнал выборки для считывания, по которому со всех ЗЭ линии i' сигналы их состояний поступают на РАдрК. Коммутатор РАдрК мультиплексирует эти сигналы и передает на выход ИнфВых сигнал с линии i". При записи АдрФ выдает по линии i' сигнал выборки для записи. Коммутатор РАдрФК в зависимости от значения ИнфВх выдает сигнал записи 0 или 1 на линию i" и сигналы, не воздействующие на ЗЭ, в остальные линии. В результате запись производится только в ЗЭ, лежащий на пересечении координатных линий i' и i"', причем i'/i" = L Построив схему, аналогичную схеме на рис. 4.7, б, получим ЗУ для 2к п-разрядных ячеек. Наиболее экономична такая схема при r= (k— r) log2 п. Структура типа 2D-Mнаиболее удобна для построения полупроводниковых ЗУ и широко используется в настоящее время как в оперативных, так и в постоянных ЗУ.
Структура зу типа 3d
Запоминающие устройства типа 3D. Некоторые ЗЭ имеют не один, а два конъюнктивных входа выборки. В этом случае адресная выборка осуществляется только при одновременном появлении двух сигналов. Использование таких ЗЭ позволяет строить ЗУ с трехкоординатным выделением ЗЭ. Запоминающий массив ЗУ типа 3D выполнен в виде пространственной матрицы, составленной из п плоских матриц, представляющих собой ЗМ для отдельных разрядов ячеек памяти. Запоминающие элементы для разряда сгруппированы в квадратную матрицу из \2к рядов по ~\j2kЗЭ в каждом. Структура матрицы /-го разряда в ЗУ типа 3D представлена на рис. 4.6. Для адресной выборки ЗЭ задаются две его координаты в 3Mj. Код адреса i-й ячейки памяти разделяется на старшую и младшую части (i' и I"), каждая из которых поступает на свой адресный формирователь. Адресный формирователь АдрФ1 выдает сигнал выборки на линию ?, а АдрФ2 — на линию i". В результате в 3Mjоказывается выбранным ЗЭ, находящийся на пересечении этих линий (двух координат), т. е. адресуемый кодом i=i'/i". Адресные формирователи управляются сигналами Чт и Зап. и в зависимости от них выдают сигналы выборки для считывания или записи. При считывании сигнал о состоянии выбранного ЗЭ поступает по /'-й линии считывания к УсСч (третья координата ЗЭ). При записи в выбранный ЗЭ будут занесены 0 и 1 в зависимости от сигнала записи в /-и разряд, поступающего по /-й линии от УсЗап (третья координата ЗЭ при записи). Для полупроводниковых ЗУ, как отмечалось выше, характерно объединение в одну линию разрядных линий записи и считывания. Для построения «-разрядной памяти используется п матриц рассмотренного вида. Адресные формирователи при этом могут быть общими для всех разрядных ЗМ. Запоминающие устройства типа 3D более экономичны, чем ЗУ типа 2D. Действительно, сложность адресного формирователя с mвходами пропорциональна 2т. Поэтому сложность двух адресных формирователей ЗУ типа 3D, пропорциональная 2'2*/2, значительно меньше сложности адресного формирователя ЗУ типа 2D, пропорциональной 2*. В связи с этим структура типа 3D позволяет строить ЗУ большего объема, чем структура 2D. Однако ЗЭ с тремя входами, используемыми при записи, не всегда удается реализовать.
