
- •Структура зу типа 2d
- •Структура зу типа 2.5d
- •Структура зу типа 2d-m
- •Структура зу типа 3d
- •Устройство перепрограммируемого пзу
- •Принципы ускорения доступа к озу. Расслоение, конвееризация, буферизация.
- •Алгоритм работы кэша с отложенной записью
- •Чередование адресов
- •Тайминг памяти
- •Основные сигналы интерфейса dram
- •Регенерация dram
- •Возможны три различных метода регенерации данных.
- •Память fpm dram
- •Память edo dram
- •Память bedo dram
- •Особенности sdram
- •Память ddr sdram
- •Память ddr2, ddr3 sdram.
- •Совместимость
- •Организация канала rdram
- •Процедура инициализации rdram
- •Память vc ram
- •Принцип организации устройств обработки цифровой информации.
- •Классификация алу
- •Блок-схема и алгоритм алу для сложения чисел с фиксированной запятой
- •Способы организации алу для умножения двоичных чисел.
- •Метод ускорения умножения
- •Однокристальные эвм семейства Intel8051. Общие характеристики эвм.
- •Структурная организация эвм Intel 8051
- •Функциональная схема микроконтроллера семейства 8051
- •Регистры общего назначения эвм Intel 8051
- •Служебные регистры эвм Intel 8051
- •Сигналы интерфейса эвм Intel 8051
- •Работа с портами эвм Intel 8051
- •Cтруктура прерываний эвм Intel8051
- •Организация внутренней памяти
- •Система команд Intel8051 Арифметические команды
- •Команды передачи данных
- •Команды битового процессора.
- •Команды ветвления и передачи управления
- •Схемы подключения внешней памяти данных
- •Подключение 8031(8051) к внешней памяти программ
- •Вывод числа на 7-сегментный код
- •Вывод двоично-десятичного трехразрядного числа для 7-сегментной индикации.
- •Передача по последовательному по последовательному асинхронному порту в 8051
- •Работа с таймером 8051: режимы, регистры таймеров
Классификация алу
По способу представления чисел:
¨ для чисел с фиксированной точкой;
¨ для чисел с плавающей точкой;
¨ для десятичных чисел.
По способу действия над операндами:
¨ последовательные;
В параллельных АЛУ операнды представляются параллельным кодом и операции совершаются параллельно во времени над всеми разрядами операндов.
¨ параллельные.
В последовательных АЛУ операнды представляются в последовательном коде, а операции производятся последовательно во времени над их отдельными разрядами. Такие АЛУ, как правило, используют конвейерный метод обработки, при котором совмещаются во времени фазы выполнения операции для различных разрядов операндов.
По выполняемым функциям АЛУ подразделяются на:
¨ многофункциональные;
В многофункциональных АЛУ все возможные операции для всех форм представления чисел выполняются одними и теми же схемами, которые коммутируются нужным образом в зависимости от требуемого режима работы.
¨ функциональные (блочные).
В блочном АЛУ операции над числами с фиксированной и плавающей точкой, десятичными и алфавитно-цифровыми полями, операции умножения выполняются в отдельных блоках. Такой подход позволяет увеличить скорость работы АЛУ за счет использования быстродействующих блоков, а также за счет организации параллельной работы этих блоков. Однако в этом случае значительно увеличиваются затраты на оборудование.
По структурной организации АЛУ подразделяются на устройства, имеющие:
¨ регистровую структуру с непосредственными связями и закрепленной логикой;
¨ магистральную структуру с сосредоточенной памятью и логикой.
В АЛУ с регистровой структурой за каждым из регистров закреплена своя логическая схема, используемая для выполнения микрооперации .
В АЛУ с магистральной структурой регистры выделены в отдельный блок, а схемы для преобразования информации выделены также в отдельный операционный блок (ОБ), который связан с блоками регистров по входам и выходам .
Блок-схема и алгоритм алу для сложения чисел с фиксированной запятой
Для операций сложения и вычитания n-разрядных (нулевой разряд знаковый) двоичных чисел с фиксированной запятой в состав АЛУ должны входить n-разрядный параллельный комбинационный сумматор См, регистр сумматора РгСм, входные регистры сумматора РгВ и РгА, входной регистр АЛУ Рг1. На АЛУ поступают операнды X и Y, а результат содержится в операнде Z.
В АЛУ производится сложение двоичных кодов, включая разряды знаков. Если при этом возникает перенос из знакового разряда суммы при отсутствии переноса в этот разряд или перенос в знаковый разряд при отсутствии переноса из разряда знака, то имеется переполнение разрядной сетки, соответственно при отрицательной и положительной суммах. Если нет переноса из знакового разряда и нет переноса в знаковый разряд суммы или есть оба эти переноса, то переполнения нет. Если в знаковом разряде содержится 0, то сумма положительна и представлена в прямом коде, а если в знаковом разряде содержится 1, то сумма отрицательна и представлена в дополнительном коде.
На рис. 3.2 представлена упрощенная структурная схема АЛУ.
Из оперативной памяти по входной информационной шине ШИВх в АЛУ поступают операнды: положительные числа в прямом коде, а отрицательные в дополнительном. Операнды размещаются в РгВ (первое слагаемое или уменьшаемое) и Рг1 (второе слагаемое или вычитаемое); Рг1 связан с РгА цепями прямой и инверсной передачи кода. Прямая передача используется при операции алгебраического сложения, а инверсная – при операции вычитания. Результат операции выдается из АЛУ по выходной информационной шине ШИВых.