3.4.2 Взаимодействие процессоров по host-интерфейсу

При описании взаимодействия процессоров по HOST-интерфейсу необходимо описать назначение используемых ресурсов (регистров) и внешних выводов, раскрыть особенности инициализации (программирования), представить временные диаграммы обмена информации и описать алгоритм взаимодействия.

3.4.3 Подключение ацп и цап

Для подключения АЦП и ЦАП к процессору ЦОС можно использовать последовательный порт. Например, для ADSP 21ХХХ – последовательный порт SPORT0.

Программно доступные регистры управления портом SPORT0 представлены в таблице 3.2.

Таблица 3.2

Последовательный порт реализует следующие возможности:

• независимые функции приема и передачи;

• последовательная передача слов данных длиной от 3 до 16 бит, начиная со старших разрядов или с младших разрядов;

• аппаратное компандирование принимаемых и передаваемых данных по μ-закону и А-закону;

• работа с внутренними и внешними сигналами кадровой синхронизации, с сигналами с активными высоким и низким уровнями, с двумя возможными длительностями импульсов и двумя возможными режимами кадровой синхронизации и др.

На рисунке 3.8 приведен формат регистра управления с адресом 0x3FF6 порта SPORT0.

Рисунок 3.8

Программирование порта SPORT осуществляется путем записи в регистр управления по соответствующему адресу в памяти. Упрощенные временные диаграммы работы последовательного порта ADSP-2189M, работающего в режиме приема (альтернативный режим фреймовой синхронизации), показаны на рисунке 3.9.

Рисунок 3.9.

АЦП является ведущим устройством (MASTER), формирующим сигналы синхронизации SCLK. Последовательные данные от АЦП поступают на вход DR процессора. Первый отрицательный (нисходящий) фронт сигнала SCLK, следующий после отрицательного (нисходящего) фронта сигнала кадровой синхронизации RFS, фиксирует старший бит данных (MSB) от АЦП во входном регистре сдвига процессора. Прием продолжается до тех пор, пока все последовательные биты не будут поочередно записаны во входной регистр сдвига. Основные временные характеристики, на которые следует обратить внимание, это время установления последовательных данных (t_SCS) и время их удержания (t_SCH) по отношению к отрицательным фронтам сигнала SCLK. В случае использования процессора ADSP-2189M, эти значения равны соответственно 4нс. и 7нс.

Схема подключения кодека AD73322 к процессору и внешнему генератору приведена на рисунке 3.5. Напряжения входных аналоговых сигналов Uвх1 и Uвх2, подаваемые на входы VFBP1 и VFBP2 первого и второго каналов микросхемы кодека AD73322, преобразуются с помощью АЦП1 и АЦП2 в пропорциональные 16-разрядные двоичные числа и передаются последовательным кодом с выхода SDO (Serial Data Output) на вход DR (Data Read) последовательного порта SPORT процессора ADSP 21ХХХ. Промежуток времени, который отводится порту на прием бита, определяется одним периодом сигнала битовой синхронизации SCLK (см. рисунок 3.10).

Рисунок 3.10.

В начале каждого пакета данных из 16 бит кодек формирует импульс кадровой синхронизации SDOFS (SDO Framing Signal), от которого порт процессора начинает счет поступающих от АЦП бит. Для передачи двух 16-разрядных слов АЦП первого и второго каналов кодеку необходимо сформировать 32 импульса битовой синхронизации SCLK и 2 импульса кадровой синхронизации SDOFS. Принятые 32 бита в процессоре ЦОС автоматически записываются в регистр RX0 порта SPORT0 Время передачи двух слов не должно превышать период дискретизации аналогового сигнала.

Одновременно с приемом данных от АЦП процессор ЦОС передает два 16-разрядных слова в ЦАП двух каналов кодека.

Формирование сигнала SСLK показано на рисунке 3.11.

Рисунок 3.11.

Программируемый делитель частоты внешнего генератора, подключенного к входу кодека МСLK, может задать один из пяти коэффициентов деления 1, 2, 3, 4 и 5.

Выбор коэффициента деления определяется разрядами 4-6 регистра управления В при формировании внутреннего сигнала DМСLK (таблица 3.3). По умолчанию устанавливается коэффициент деления 1:1. Второй программируемый делитель частоты микросхемы AD73322 определяет частоту выходного сигнала SСLK с помощью разрядов 2-3 регистра В (таблица 3.4).

Таблица 3.3 Установка внутренней частоты DMCLK

Таблица 3.5 Программирование частоты SCLK

Частота дискретизации аналогового сигнала F_S определяется битами 0-1 регистра В и может принимать 4 значения: DMCLK/256, DMCLK/512, DMCLK/1024 и DMCLK/2048 (таблица 3.6). После включения питания процессора по умолчанию устанавливается минимальная частота дискретизации F_S=DMCLK/2048 = 8 кГц

Таблица 3.6 Программирование частоты дискретизации Fs

Обнуление всех управляющих регистров кодека происходит автоматически при поступлении сигнала низкого уровня на вход сброса RESET. Значения, отличные от принятых по умолчанию, записываются в программе пользователя при начальной инициализации. Для этого процессору необходимо передать в кодек от 8 до 16 управляющих 16-разрядных слов в зависимости от выбираемого режима кодека.

Частота битовой синхронизации и коэффициенты деления выбираются из условия: (количество слов) × (размер слова) × F_S < F_SCLK . Для схемы подключения кодека, приведенной на рисунке 3.5, необходимо выполнение неравенства

2 × 16 × F_S < F_SCLK.

Если при инициализации кодека в программе записать в регистр управления В управляющее слово в двоичном коде 1000000100001111, то в младших 7 разрядах будут записана следующая информация DIR0 = 1 (бит 0), DIR1 = 1 (бит 1), SCD0 = 1 ( бит 2), SCD1 = 1 ( бит 3), MCD0 = 0 (бит 4), MCD1 = 0 (бит 5), MCD2 = 0 (бит 6). Пользуясь таблицами 3.4, 3.5 и 3.6, определяем коэффициенты деления и частоту сигналов:

F_MCLK =16,384 МГц, F_DMCLK =16,384 МГц, F_SCLK = 16,384 МГц,

F_S = 16,384/256 = 64 кГц.

Вывод сброса (RESET) может быть соединен с сигналом общего аппаратного сброса системы или может управляться любым программируемым выходом общего назначения.