5. Синтез модуля пам’яті на основі банків для 16,32 розрядних процесорів

Для побудови модуля пам'яті на базі 16-розрядних процесорів, які можуть оперувати як з 8-, так і з 16-розрядними комірками пам'яті використовують банки пам’яті. Наприклад, для використання 8 - розрядних ВІС у модулях пам'яті 16-розрядних процесорів з інформаційною ємністю 32K x 8 пам'ять виконують у вигляді двох банків по 16 Kбайт кожний. Один із банків з'єднується з молодшою половиною шини даних, тобто до розрядів - , і називається молодшим, другий - до старшої половини шини даних (розряди - ) і називається старшим. Молодший банк містить байти з парними адресами ( ), старший - з непарними ( ). Для адресації байта всередині банку використовують адресні розряди . Зчитування з ЗП організовано таким чином, що при зверненні до ЗП на шину даних МП завжди надходять два байти, тобто зчитується вміст обох банків одночасно. У разі потреби процесор може обирати один належний байт з двох. У комп’ютерних системах з 32-розрядною шиною даних модуль ЗП виконується у вигляді чотирьох банків. Інформація зчитується одночасно з усіх чотирьох банків, після чого мікропроцесор обирає одно-, дво- або чотирибайтове слово залежно від виконуваної команди.

Схема 6. Модуль пам'яті інформаційною ємністю 1М8.

Адресні розряди - з'єднані з адресними входами - обох банків. Вибірка банків здійснюється одиничним значенням сигналу на виході дешифратора DC, сигналами для вибірки молодшого банку або (Bus High Enable - дозвіл старшого байта шини) для вибірки старшого банку. Одиничний рівень сигналу на виході DC з'являється під час надходження на шину адреси АВ відповідної адреси ОЗП. Сигнал або указує на виконання циклу ЧИТАННЯ ПАМ'ЯТІ або ЗАПИС У ПАМ'ЯТЬ відповідно.

Список рекомендованої літератури до графічно-розрахункової роботи.

1. Баранов В.В. и др. Полупроводниковые БИС запоминающих устройств. -М.: Радио и связь, 1987.

2. С.Т. Хвощ, Н.Н. Варлинский, Е.А. Попов, Микропроцессоры и микро-ЄВМ в системах автоматического управления: Справочник.-Л.: Машиностроение, 1987.

3. Б.А. Калабеков Цифровые устройства и многопроцессорные системы: Учебн.пособие .-М.: Горячая линия-Телеком, 2003.-336с.

4. Якубовский С.В. Аналоговые и цифровые интегральные схемы. -М.: Радио и связь. 1985.