- •Часть 1
- •Тема 1: Принципы построения компьютеров
- •1.1. История развития вычислительной техники
- •1.2 Варианты классификации эвм
- •1.3 Классическая архитектура эвм
- •Выводы по теме
- •Тема 1: Принципы построения компьютеров
- •1.4 Состав компьютера
- •1.5 Биты, байты, слова
- •1.6 Ячейки памяти, порты и регистры
- •Тема 1: Принципы построения компьютеров
- •1.7 История развития пк
- •1.8 Структурная схема
- •1.9 Состав системного блока
- •Контрольные вопросы по теме 1
- •Тема 2: Физические основы представления информации в компьютерах
- •2.1. Информатика, информация, сигналы и их представление
- •1.2 Измерение количества информации
- •1.3 Кодирование символьной информации
- •Тема 2: Физические основы представления информации в компьютерах
- •Контрольные вопросы по теме 2
- •Тема 3: Архитектуры микропроцессоров
- •Тема 3: Архитектуры микропроцессоров
- •Контрольные вопросы
- •Тема 3: Архитектуры микропроцессоров
- •Логические узлы (агрегаты) эвм,
- •Простейшие типы архитектур
- •Контрольные вопросы к теме 3
- •Тема 4: Принцип адресации и структура команд
- •Общие сведения, определения и классификация
- •Логическая организация памяти и методы адресации информации
- •Тема 4: Принцип адресации и структура команд
- •4.3 Командный цикл процессора
- •4.3 Структура команд процессора
- •4.4 Система операций
- •Контрольные вопросы по теме 4
- •Тема 5: Система прерываний и организация ввода/вывода
- •Пространство ввода-вывода
- •Параллельный обмен
- •Последовательный обмен
- •Тема 5: Система прерываний и организация ввода/вывода
- •5.5 Виды прерываний
- •5.6 Обнаружение изменения состояния внешней среды
- •Тема 5: Система прерываний и организация ввода/вывода
- •Распределение системных ресурсов
- •Контрольные вопросы по теме 5
- •Тема 6: Многопроцессорные архитектуры
- •6.1 Представление о вычислительных системах
- •6.2 Основные определения.
- •6.3 Уровни и средства комплексирования.
- •Тема 6: Многопроцессорные архитектуры
- •6.3 Классификация м. Флинном
- •6.4 Другие подходы к классификации вс
- •Тема 6: Многопроцессорные архитектуры
- •6.7 Кластерная архитектура
- •Тема 6: Многопроцессорные архитектуры
- •6.8 Коммуникационные среды
- •6.9 Коммутаторы для многопроцессорных вычислительных систем
- •Контрольные вопросы по теме 6
- •Тема 7: Особенности реализации оперативной памяти в компьютерах типа ibm pc
- •7.1 Виды электронная память
- •7.2 Структура оперативной памяти
- •7.3 Кэширование оперативной памяти
- •Тема 7: Особенности реализации оперативной памяти в компьютерах типа ibm pc
- •Основные характеристики зу
- •Основные принципы работы
- •Тема 7: Особенности реализации оперативной памяти в компьютерах типа ibm pc
- •7.7 Динамическая память
- •7.8 Статическая память
- •Контрольные вопросы к теме 7
-
Параллельный обмен
Простейшая подсистема параллельного обмена должна обеспечить лишь дешифрацию адреса ВУ и электрическое подключение данных ВУ к системной шине данных DB по соответствующим управляющим сигналам. На рис. 6.7 показаны устройства параллельного ввода и вывода информации в составе МПС на базе буферных регистров К580ИР82.
Очевидно, при обращении процессора (он в подобных циклах играет роль активного устройства) к устройству ввода, адрес соответствующего регистра помещается процессором на шину адреса и формируется управляющий сигнал RDIO. Дешифратор адреса, включающий и линию RDIO, при совпадении адреса и управляющего сигнала активизирует выходные линии регистра и его содержимое поступает по шине данных в процессор.
-
процессор
Аналогично идет обращение к устройству вывода. Совпадение адреса устройства на шине адреса с активным уровнем сигнала WRJO обеспечивает "защелкивание" состояния шины данных в регистре вывода.
Характерно, что при таком способе обмена процессор не анализирует готовность ВУ к обмену, а длительность существования адреса, данных и управляющего сигнала целиком определяется тактовой системой процессора и принятым алгоритмом командного цикла. Напомним, что такой способ обмена называется синхронным. Синхронный обмен реализуется наиболее просто, но он возможен только с устройствами, всегда готовыми к обмену, либо процессор должен перед выполнением команды ввода/вывода программными средствами убедиться в готовности ВУ к обмену (обычно в этом случае предварительно анализируется состояние флага готовности, формируемого ВУ). Кроме того, быстродействие ВУ, взаимодействующее с процессором в синхронном режиме, должно гарантировать прием/выдачу данных за фиксированное время, выделенное процессором на цикл обмена.
Во многих микропроцессорных комплектах выпускают специальные интерфейсные БИС, существенно расширяющие (по сравнению с использованием регистров) возможности разработчиков при организации параллельного обмена в МПС. Такие БИС обычно имеют несколько каналов передачи информации, позволяют программировать направление передачи (ввод или вывод) по каждому каналу и выбирать способ обмена— синхронный или асинхронный.
Типичным примером такой БИС может служить программируемый контроллер параллельного обмена (далее "контроллер") 8255А (отечественный аналог—К580ВВ55).
-
Последовательный обмен
При организации последовательного обмена ключевыми могут считаться две проблемы:
-
синхронизация битов передатчика и приемника;
-
фиксация начала сеанса передачи.
Различают два способа передачи последовательного кода: синхронный и асинхронный.
Синхронный метод
При синхронном методе передатчик генерирует две последовательности — информационную TxD И синхроимпульсы CLK, которые передаются на приемник по разным линиям. Синхроимпульсы обеспечивают синхронизацию передаваемых битов, а начало передачи отмечается по-разному.
При организации внешней синхронизации (рис. 6.9) сигнал начала передачи BD генерируется передатчиком и передается на приемник по специальной линии.
Системы с внутренней синхронизацией генерируют на линию данных специальные коды длиной 1—2 байта— символы синхронизации. Для каждого приемника предварительно определяются конкретные синхросимволы, таким образом можно осуществлять адресацию конкретного абонента из нескольких, работающих на одной линии. Каждый приемник постоянно принимает биты с линии RxD, формирует символы и сравнивает с собственными синхросимволами. При совпадении принятых символов с заданными для этого приемника синхросимволами последующие биты поступают в канал данных приемника.
В случае реализации внутренней синхронизации между приемником и передатчиком "прокладывают" только две линии — данных и синхроимпульсов.
Ассинхронный метод
Наконец, при асинхронном способе обмена можно ограничиться одной линией — данных. Для надежной синхронизации обмена в асинхронном режиме:
-
передатчик и приемник настраивают на работу с одинаковой частотой;
-
передатчик формирует стартовый и столовый биты, отмечающие начало и конец посылки;
-
передача ведется короткими посылками (5—9 битов), а частоты передачи выбираются сравнительно низкими.
Принцип последовательного асинхронного обмена по единственной линии показан на рис. 6.10. Пока передачи нет, на линии передатчик удерживает высокий уровень (Н).
Передача начинается с выдачи в линию стартового бита низкого уровня (длительности всех битов х одинаковы и определяются частотой передатчика fт = 1/т).
Частота приемника fR устанавливается равной 16 х fт . Когда приемник обнаруживает на линии перепад Н → L, он включает счетчик тактов до 16, причем еще дважды за период τ проверяет состояние линии. Если низкий уровень (L) подтверждается, приемник считает, что принял старт-бит, и включает счетчик принимаемых битов.
Если во второй и третьей проверке на линии определяется Н-уровень, то перепад считается помехой и старт-бит не фиксируется.
Каждый последующий (информационный) бит принимается таким образом, что за период τ трижды проверяется состояние линии (например, в 3, 8 и 11 тактах приемника) и значение принимаемого бита определяется по мажоритарному принципу. Принятый бит помещается слева в сдвиговый регистр приемника. После принятия последнего информационного бита (количество битов в посылке определяется протоколом обмена и составляет обычно от 5 до 9) обязательно должен последовать стоповый бит Н-уровня. Во время поступления стоп-бита содержимое сдвигового регистра приемника передается в память, а в регистр передатчика может загружаться новая порция информации для передачи. Отсутствие стопового бита воспринимается приемником как ошибка передачи посылки.
После стопового бита можно формировать стартовый бит новой посылки или "держать паузу" произвольной длительности, при которой на линии присутствует Н-уровень.
Наличие стартового бита позволяет в начале каждой посылки синхронизировать фазы приемника и передатчика, компенсировав неизбежный уход фаз передатчика и приемника. Короткие посылки и относительно низкая частота передачи позволяют надеяться, что неизбежное рассогласование частот передатчика и приемника не приведет к ошибкам при передаче посылки.
Лекция 12