Шпоры к государственному экзамену. / шпоры - организация эвм

16. Требования к кодам команд и способы кодирования.

Код команды должен соотв требованиям:

1)Указывать на вид операции. 2)Указывать на месторасположение одного (или неск) операндов участв в выполнении команды. 3)Указывать на адрес расположения результат выполнения. 4)Указывать на адрес выполнения след команды. Способы кодирования:

1)Горизонтальное кодирование. Каждому разряду Рг микрокоманд соответствует фиксированное управляющее воздействие yi. Одновременно можно формировать все управляющие воздействия, допустимые в данный момент времени (не взаимно исключающие). Это позволяет обеспечить макс распоралеливание и макс быстродействие при выполнении команд

Недостаток – высокие аппаратные затраты и большая разрядная сетка регистра команд.

2)Вертикальное кодирование.

3) Вертикально-горизонтальное микропрограммирование.

Все множество управляющих воздействий y_i разбивается на К подмножеств по принципу наиболее часто встречающихся одновременно y_i. Управляющие воздействия в подмножестве кодируются горизонтально, а номер подмножества вертикально.

4) Горизонтально-верикальное микропрогр

Все множество упр возд y_i разбивается на К подмножеств по принципу наиболее редко встречающихся одновременно или взаимно исключающих y_i. Управляющие воздействия в подмножестве кодируются вертикально, а номер подмножества горизонтально.

17. Организация ЭВМ типа IBM PC/AT

L-шина обладает пониженным напряж питания(напр пит ЦП)

S-шина нормальная магистраль 5В. Первое поколение- ISA шины следующее PCI. Как вариант PCI была шина VESA.

М-шина (шина подкл памяти). Х-шина обращения к ВУ.

ША/2-потому что динамич память (адр строки, адр столбца)

Базовый магистральный кристалл VL82C100- контроллер ВУ (84 конт, 2 контр ПДП 82237, 2 контр прерываний, таймер)

VL82C101-сист контр(генератор тактовык импульсов 8224, сист контр 88238,СППЗ 80287) с пониженным питанмем.

VL82C102 - контроллер ДОЗУ

Протокол обмена по системной шине ISA (такой же как у про-цессора 1810ВМ86) каждый обмен выполн за 4 такта. 1 такт состояния 2 такт-командный.

Любая ЭВМ содержит: ЦП, ГТИ, модули ПЗУ, модули ОЗУ, таймер, контролер прерыв(м/б и ПДП), устр упр вв/выв (ППИ), устр последов вв/выв.

Если все эти устр-ва установить на одном кристалле то получится однокристальная ЭВМ (транспьютер).

18. Процессор Pentium

С начала 486 проц а затем и проц ряда Pentuim стали использовать эл-ты RISC арх-ры (глубокий конвейер, все команды выполняются за опр промеж времени). С переходом на Pentium для обеспечения min выполнения команд арифметики с палвающ (,) потребовалось сильно переделать СПЗ(сопроцессор) первые партии Pentuim были с ошибкой в СПЗ.

ША-32 ШД-64(внешн) ШД-32(внутр)

БФА –блок формирования адреса. СППЗ – сопроцессор с плавающей запятой.

Процессор имеет суперскалярную архитектуру (закладывается параллелизм) и при тактовой частоте 66MHz процессор обепечивал производ-ть до 100млн опер/с. Внутр структура проц Гарвардская (раздельная память команд и память данных). Внешняя структура фон-Неймановская. Обращение в внешней памяти идет блоками по 4 64-разр слова для заполнения 256 разр КЭШ. Процессор имеет 2 || работающих 5-ти ступенчатых конвейера U и V. Конв U полноразмерный и на нем может выполн любая ариф и лог команда. U имеет 64-разр сдвигатель. Конв V упрощенный, предназ начен для выполнения простых команд типа сдвига,лог опер (легких). Команда из КЭШ дешефрируется (ДШК) и УУ рег-ми и микрокомандами выбирает аппаратные ресурсы необход-е для выполн данной команды, при этом команды анализирются на возможность их одновременного выполнения в U и V конв. Схема формир адр следит за тем чтобы последовательность выполнения команд не нарушалась.

В проц-ре впервые исполз схема предсказания переходов (блок ветвл переходов).В БВ хранится до 256 адресов последних переходов. Вероятность предсказания ≈10%. Принцип: если переход состоялся то в след цикле наиболее вероятно , что этот переход повторится. Это позволяет не ломать “логику” конвейера.

БФА обеспечивает формир адреса при работе с внешними модулями памяти и ВУ. Адр простр памяти и ВУ раздельное. Проц имеет возмодность работать с КЭШ 2-го уровня который нах-ся на матер плате (в процессоре встр контроллер КЭШ памяти и встроенный контроллер Вирт памяти.)

19. Процессор Pentium II (Pentium Pro)

УРК- устр распред команд.

Процессор имеет суперскалярную архитектуру и на кристалле располагается двухуровневая КЭШ. 16кб КЭШ команд и 16кб КЭШ данных. КЭШ 2-го ур-ня (общая)(128k-2mb). Одновременно работают до5-ти аппаратных ресурса (5 команд может выполн одновременно). Проц имеет 11-ти ступ конвейер т.е. все команды выполняются за 11 тактов.

Команда из КЭШ памяти поступает в ДШК, УРК формирует блоки из кодов команд и операндов ктр загружаются в пул команд, ДШ команд из цикла выбирает те команды которые для которых определены операнды и есть свободные аппаратные ресурсы, команды выполн аппаратными ресурсами и возвращаются обратно в пул команд.

Блок отката выбирает из пула команд выполненные ком-ды и восстанавливает последовательность выполнения команд в соотв с программой. Результат отправляется в КЭШ данных 1-го уровня.

Процессор относится к разряду машин управляемых потоком данных. Проц имеет несколько напряж питания : вычислительное ядро запитывается напряж-ем 2,3В, микросхема обвязки (внешний уровень) повышенным, мощность потребл достигает 40Вт. Прой имеет встроенный датчик температуры и встроенный АЦП, а также требует внешней системы охлаждения. Потребляемый ток 15-20 А.

20. Процессор Pentium VI

Внутренняя архитектура гарвардского типа (раздельная память команд и память данных), наличие КЭШ 2-го уровня на одном кристалле (в PIII для этого использовался отдельный кристалл). Конвейерное выполнение команд(20-ти ступенчатый конвейер).

Суперскалярная архитектура (одновременное выполнение нескольких команд на разных аппаратных ресурсах. Спекулятивное (опережающее) выполнение команд (машина управляемая потоком данных)

БЦР- блок целочисленных регистров. FPU- сопроцессор с плавающей запятой. MMX - Multi Media Extraction.

Процессор обращается к внешн модулям памяти и с СМ с мах скоростью записывает коды команд и операнды в КЭШ 2-го уровня.

Блок трансляции адресов выбирает код следующей команды. Здесь же команда предварительно дешифрир и если это команда усл или безусл перехода вкл блок предсказания ветвления переходов в котором хранится 4к(4096) адресов последних переходов. Есть 2 дополн бита в адресах которые сигнализируют том как часто происх ветвление по данному адресу. 11-почти всегда. 10-часто. 01-редко. 00-практически никогда

Если по адресу обратились то увел на 1, если не угадали то -1.

При обращении по предсказанному адресу код адреса автомати-чески инкрементируется (мах 11 так и остается) Если обращение по адр не произошло происх декрементация. (min 00). ДШК дешифрирует очередную команду, из управляющей памяти микропрограмм выбир-ся последовательность МК, которая запис в КЭШ м/команд. Блок распр регистров выбирает свободнее регистры(или те которые указаны в командах) которые требуются для выполнения данной команды.

SISD - 1 команда - 1 данные(32р слова)

SIMD – 1 команда –группа данных

64 разр Рг=1х64р/слова=2х32р/слова=

=8хр/слова. В команде до 8 байтовых данных.

В БУР содержится 128-32р регистровю Блок ММХ содержит 8ММХ (0..7) 64 разр регистров для реализации функций SIMD арифметики с фикс запятой.

Блок FPU содержит SI(0..7)-64 разр регистра.

SEE –предназначен для реализации команд SIMD арифм с плавающ запятой SEE(0..7) -128р рег-ров.

Главная задача процессора (РIV)  обработка мультимедийный приложений.

Результат выполненный в одном из аппар ресурсов помещ к КЭШ 1-го ур-ня. Последовательность восстановл требуемой цепочки команд осущ двумя блоками формирования адреса (БФА)(Блок отката для РII)

Вид приложения и повышение производ по сравн с PIII:

1)Обработка целых чисел(Spec Int200) 23%

2)Обработка чисел с плавающ запятой (Spec fp2000) 79%

3)Кодирование аудио сигналов MP3 Plud 1.3 25%

4)Распознавание речи 27%

5)3D игры (Quake III) 44%

21. Структура ВС с общей шиной, каждый с каждым, дублированная шина, кольцо

22. Структура ВС древовидная, почтового ящика, многопортового ОЗУ

Структура с общей шиной при обмене инф м/у 2-мя машинами ведущая машина включает(переводит ведомую) в режим ПДП на время обмена инф => потеря производительности.

23. Архитектура Сммр,Сvмр.

Сmmр – разработчики универ Карнеги Меллона (США).

Р(t)- вероятность безотк работы системы.

Cvmp- разраб те же.

24. Архитектуры ВС типа Сm, BlueChip, Минимакс, Сумма.

Получается древовидная или любая другая архитектура.

В “Сумме” и “Минимаксе” с помощью последов интерфейсов задается коммутация по парал интерф и под каждый конкретный алгоритм система перепрограммируется.

25. Прогр контр прерываний.

Во время выполнения программы внутри ЭВМ и во внешней среде могут возникать события, требующие немедленной реакции на них со стороны машины. Реакция состоит в том, что машина прерывает обработку текущей программы и переходит к выполнению некоторой другой программы, специально предназначенной для данного события. По завершении этой программы ЭВМ возвращается к выполнению прерванной программы. Такой процесс называется прерыванием. Прерывание – реакция на входной сигнал запроса прерывания или команду прерывания. Если прерывание задается аппаратно и не может быть запрещено программистом, такое прерывание называется немаскируемым. (RESET, для управ. систем - авария источника питания, прерывания по таймеру) Маскируемые прерывания: После обслуживания внеш. события необходимо вернуться в тело осн. проги на то же самое место. Для запоминания места из содержимого РОН-а исп-ся стек. Если возникает прерывание, нужно указать на адрес, где находится подпрограмма обслуживания прерывания.

Для немаскир. прерываний эти адреса обычно фиксированы. INT- запрос на маск. прерывание

INTA- разрешение на маск. прер-ние ком. EI уст-ет INT=1, ком. DI: INT=0

При обслуживании запроса на прерывание ВУ, запросившее прер-е, выст-ет на ШД код команды RET.(указ. на адрес - вектор подпрограммы прер-я) Если INTA=1 и INT=1, то пр-р заканчивает выполнение тек. ком-ы и в такте T1 след. ком-ы сбрасывает сигнал INTA=1, в ССП уст-ет бит D0=1, выставляет с-л чтения из ВУ. ВУ по D0, с-лу чтения из ВУ RDY выст-ет на ШД код к-ды RST, к-й указывает на адрес-вектор подпр-ы обработки прер-ия данного устр-ва. Пр-р в такте T2 считывает код к-ды RST с ШД, такты T3,T4 уходят на понимание и подготовку к выполнению к-ды RST, после чего реакция пр-ра на RST - это: Обычно подпр-ма обр-ки прер-ний сохр-ет сод-мое РОН-ов и регистров признаков (в самом начале подпр-ы). В конце обр-ки прер-ний РОНы и признаки восс-ся. Intel 82259. Контр прерываний (КП) предназначаен для задания адрес –векторов подпрогр обработки прерыванй от 8 до 64 (при каскадном включении контроллеров.

MN/MX-режим мин/макс включения (ведущий или ведомый). Контроллер в процессе работы может нах-ся в одном из 3 реж:

3) Режим обслуживания по запросу. ВУ выставляет запрос на прерыв ктр запоминв рег-ре запросов. Схема приоритетов и маскирования выбирает из всех поступивших запросов прерывания с высшим приоритетом, разрешенного для обслуживания. Это прерыв поступает в рег обрабатываемого запроса( РгОЗ). БФ формирует запрос на прерыв JNT=0 для ЦП. Если прерыв было разрешено на длинном участке прогр то ЦП преступает к обработке прерываний, устанавливая сигнал JNTE=0 (только после того как закончит выполнение команды). Получив сигнал JNTE=0 контр прерываний выставляет на ШД для ЦП код команды CALL (вызов подпрогр) после чего ЦП 2 раза дергает сигнал JNTE чтобы получить 16-разр адрес с 8 разр ШД. По 1 фронту выдается младший байт адреса подпрогр обработки прерыв , по2-му старший. В подпрогр о\обр прерыв в общем случае другие прерыв запрещены (вложенных прерыв нет) их можно разрешить специально) возвратиз подпрогр заканчивается командой RETI, которая разрешает следующее прерывание.

26. Режим прямого доступа в память (ПДП) и контроллер ПДП (КПДП)

Прямой доступ к памяти (ПДП) – система для быстрой передачи данных между памятью и периферийным устройством, минуя процессор. При этом МП освобождается от участия в обмене данными. ОЗУ связывается с МП и с аппаратурой, руководящей обменом данных, разными шинами. Обмен данными полностью управляется с помощью аппаратных средств. Инициатором обмена данными является ПУ, которое посылает запрос об обмене данными на флажок запроса ПДП. Флажок запроса активизирует блок ПДП. Блок ПДП посылает в память сигнал чтения или записи и определяет ячейку ОЗУ, с которой начнется обмен данными. Блок ПДП посылает эти сигналы, после того, как получит от МП сигнал подтверждения. Регистр данных передает данные из ОЗУ в ПУ и из ПУ в ОЗУ. При ПДП процессор освобождается от управления операциями ввода - вывода и может параллельно выполнять основную программу. ПДП обеспечивает более высокое быстродействие и более высокую производительность работы ЭВМ. HLD - запрос захвата.

Классическое периферийное устройство ВУ. DMR-запрос на ПДП от ВУ, DACK-разрешение

на ПДП от ВУ, HLD-запрос от пр-ра, HLDA-разрешение от пр-ра.

(перв.ячейку памяти запис-ся в РгА канала) и задается число циклов(зап-ся число циклов в канал).Адрес формируется путем инкрементирования РгА (соот-но после каждого цикла число циклов декрементируется). Режим ПДП заканчивается, когда счетчик циклов=0. В этот момент времени формируется сигнал TC т.е. последний цикл. Максимальный размер этого блока=16 кбайт, т.к. счетчик циклов 14р, максимальный объем памяти перегоняемый в ПДП=2¹⁴ или 16 кбайт (ПДП не может слишком долго, так как СМ занята и невозможна регенерация динам памяти). Как контролер ПДП подключается к СМ: STBA-строб адреса. При программировании контролера

STBA стробирует адрес на ША. М128-каждый 128 цикл формируется строб, длительностью один цикл.чтобы показать что система не зависла, а идут циклы ПДП.