Добавил:
Опубликованный материал нарушает ваши авторские права? Сообщите нам.
Вуз: Предмет: Файл:

Шпоры к государственному экзамену. / шпоры - организация эвм

.doc
Скачиваний:
10
Добавлен:
02.05.2014
Размер:
481.28 Кб
Скачать

16. Требования к кодам команд и способы кодирования.

Код команды должен соотв требованиям:

1)Указывать на вид операции. 2)Указывать на месторасположение одного (или неск) операндов участв в выполнении команды. 3)Указывать на адрес расположения результат выполнения. 4)Указывать на адрес выполнения след команды. Способы кодирования:

1)Горизонтальное кодирование. Каждому разряду Рг микрокоманд соответствует фиксированное управляющее воздействие yi. Одновременно можно формировать все управляющие воздействия, допустимые в данный момент времени (не взаимно исключающие). Это позволяет обеспечить макс распоралеливание и макс быстродействие при выполнении команд

y1

y2

.

yn

Недостаток – высокие аппаратные затраты и большая разрядная сетка регистра команд.

2)Вертикальное кодирование.

В Рг команд запис двоичн код управляющего воздействия yi, в каждый момент времени может формироваться только одно воздействие (мин разрядная сетка, нет рапаралеливания, команда выполняется за максимальное количество тактов).

3) Вертикально-горизонтальное микропрограммирование.

Все множество управляющих воздействий yi разбивается на К подмножеств по принципу наиболее часто встречающихся одновременно yi. Управляющие воздействия в подмножестве кодируются горизонтально, а номер подмножества вертикально.

4) Горизонтально-верикальное микропрогр

Все множество упр возд yi разбивается на К подмножеств по принципу наиболее редко встречающихся одновременно или взаимно исключающих yi. Управляющие воздействия в подмножестве кодируются вертикально, а номер подмножества горизонтально.

Если команда выполняется за один такт, то она однофазная, если за много тактов – многофазная. Реально в коде команды содержится несколько дополнительных полей, в зависимости от кода которых меняется функциональное значение остальных полей разрядов.

17. Организация ЭВМ типа IBM PC/AT

L-шина обладает пониженным напряж питания(напр пит ЦП)

S-шина нормальная магистраль 5В. Первое поколение- ISA шины следующее PCI. Как вариант PCI была шина VESA.

М-шина (шина подкл памяти). Х-шина обращения к ВУ.

ША/2-потому что динамич память (адр строки, адр столбца)

Базовый магистральный кристалл VL82C100- контроллер ВУ (84 конт, 2 контр ПДП 82237, 2 контр прерываний, таймер)

VL82C101-сист контр(генератор тактовык импульсов 8224, сист контр 88238,СППЗ 80287) с пониженным питанмем.

VL82C102 - контроллер ДОЗУ

Протокол обмена по системной шине ISA (такой же как у про-цессора 1810ВМ86) каждый обмен выполн за 4 такта. 1 такт состояния 2 такт-командный.

Любая ЭВМ содержит: ЦП, ГТИ, модули ПЗУ, модули ОЗУ, таймер, контролер прерыв(м/б и ПДП), устр упр вв/выв (ППИ), устр последов вв/выв.

Если все эти устр-ва установить на одном кристалле то получится однокристальная ЭВМ (транспьютер).

18. Процессор Pentium

С начала 486 проц а затем и проц ряда Pentuim стали использовать эл-ты RISC арх-ры (глубокий конвейер, все команды выполняются за опр промеж времени). С переходом на Pentium для обеспечения min выполнения команд арифметики с палвающ (,) потребовалось сильно переделать СПЗ(сопроцессор) первые партии Pentuim были с ошибкой в СПЗ.

ША-32 ШД-64(внешн) ШД-32(внутр)

БФА –блок формирования адреса. СППЗ – сопроцессор с плавающей запятой.

Процессор имеет суперскалярную архитектуру (закладывается параллелизм) и при тактовой частоте 66MHz процессор обепечивал производ-ть до 100млн опер/с. Внутр структура проц Гарвардская (раздельная память команд и память данных). Внешняя структура фон-Неймановская. Обращение в внешней памяти идет блоками по 4 64-разр слова для заполнения 256 разр КЭШ. Процессор имеет 2 || работающих 5-ти ступенчатых конвейера U и V. Конв U полноразмерный и на нем может выполн любая ариф и лог команда. U имеет 64-разр сдвигатель. Конв V упрощенный, предназ начен для выполнения простых команд типа сдвига,лог опер (легких). Команда из КЭШ дешефрируется (ДШК) и УУ рег-ми и микрокомандами выбирает аппаратные ресурсы необход-е для выполн данной команды, при этом команды анализирются на возможность их одновременного выполнения в U и V конв. Схема формир адр следит за тем чтобы последовательность выполнения команд не нарушалась.

В проц-ре впервые исполз схема предсказания переходов (блок ветвл переходов).В БВ хранится до 256 адресов последних переходов. Вероятность предсказания ≈10%. Принцип: если переход состоялся то в след цикле наиболее вероятно , что этот переход повторится. Это позволяет не ломать “логику” конвейера.

БФА обеспечивает формир адреса при работе с внешними модулями памяти и ВУ. Адр простр памяти и ВУ раздельное. Проц имеет возмодность работать с КЭШ 2-го уровня который нах-ся на матер плате (в процессоре встр контроллер КЭШ памяти и встроенный контроллер Вирт памяти.)

19. Процессор Pentium II (Pentium Pro)

УРК- устр распред команд.

Процессор имеет суперскалярную архитектуру и на кристалле располагается двухуровневая КЭШ. 16кб КЭШ команд и 16кб КЭШ данных. КЭШ 2-го ур-ня (общая)(128k-2mb). Одновременно работают до5-ти аппаратных ресурса (5 команд может выполн одновременно). Проц имеет 11-ти ступ конвейер т.е. все команды выполняются за 11 тактов.

Команда из КЭШ памяти поступает в ДШК, УРК формирует блоки из кодов команд и операндов ктр загружаются в пул команд, ДШ команд из цикла выбирает те команды которые для которых определены операнды и есть свободные аппаратные ресурсы, команды выполн аппаратными ресурсами и возвращаются обратно в пул команд.

Блок отката выбирает из пула команд выполненные ком-ды и восстанавливает последовательность выполнения команд в соотв с программой. Результат отправляется в КЭШ данных 1-го уровня.

Процессор относится к разряду машин управляемых потоком данных. Проц имеет несколько напряж питания : вычислительное ядро запитывается напряж-ем 2,3В, микросхема обвязки (внешний уровень) повышенным, мощность потребл достигает 40Вт. Прой имеет встроенный датчик температуры и встроенный АЦП, а также требует внешней системы охлаждения. Потребляемый ток 15-20 А.

20. Процессор Pentium VI

Внутренняя архитектура гарвардского типа (раздельная память команд и память данных), наличие КЭШ 2-го уровня на одном кристалле (в PIII для этого использовался отдельный кристалл). Конвейерное выполнение команд(20-ти ступенчатый конвейер).

Суперскалярная архитектура (одновременное выполнение нескольких команд на разных аппаратных ресурсах. Спекулятивное (опережающее) выполнение команд (машина управляемая потоком данных)

БЦР- блок целочисленных регистров. FPU- сопроцессор с плавающей запятой. MMX - Multi Media Extraction.

Процессор обращается к внешн модулям памяти и с СМ с мах скоростью записывает коды команд и операнды в КЭШ 2-го уровня.

Блок трансляции адресов выбирает код следующей команды. Здесь же команда предварительно дешифрир и если это команда усл или безусл перехода вкл блок предсказания ветвления переходов в котором хранится 4к(4096) адресов последних переходов. Есть 2 дополн бита в адресах которые сигнализируют том как часто происх ветвление по данному адресу. 11-почти всегда. 10-часто. 01-редко. 00-практически никогда

Если по адресу обратились то увел на 1, если не угадали то -1.

При обращении по предсказанному адресу код адреса автомати-чески инкрементируется (мах 11 так и остается) Если обращение по адр не произошло происх декрементация. (min 00). ДШК дешифрирует очередную команду, из управляющей памяти микропрограмм выбир-ся последовательность МК, которая запис в КЭШ м/команд. Блок распр регистров выбирает свободнее регистры(или те которые указаны в командах) которые требуются для выполнения данной команды.

Выбранные МК ставятся в очередь МК, в очереди нах-ся до 126 МК это позволяет блоку распредел ресурсов выбирать из очереди МК те МК для которых свободны аппаратные ресурсы(спекулятивная выборка команд). 126 МК позволяют заглянуть вперед на 40 команд ассемблера.

SISD - 1 команда - 1 данные(32р слова)

SIMD – 1 команда –группа данных

64 разр Рг=1х64р/слова=2х32р/слова=

=8хр/слова. В команде до 8 байтовых данных.

В БУР содержится 128-32р регистровю Блок ММХ содержит 8ММХ (0..7) 64 разр регистров для реализации функций SIMD арифметики с фикс запятой.

Блок FPU содержит SI(0..7)-64 разр регистра.

SEE –предназначен для реализации команд SIMD арифм с плавающ запятой SEE(0..7) -128р рег-ров.

Главная задача процессора (РIV)  обработка мультимедийный приложений.

Результат выполненный в одном из аппар ресурсов помещ к КЭШ 1-го ур-ня. Последовательность восстановл требуемой цепочки команд осущ двумя блоками формирования адреса (БФА)(Блок отката для РII)

Вид приложения и повышение производ по сравн с PIII:

1)Обработка целых чисел(Spec Int200) 23%

2)Обработка чисел с плавающ запятой (Spec fp2000) 79%

3)Кодирование аудио сигналов MP3 Plud 1.3 25%

4)Распознавание речи 27%

5)3D игры (Quake III) 44%

21. Структура ВС с общей шиной, каждый с каждым, дублированная шина, кольцо

Структура с общей шиной:

+)Простота, легкая наращи-ваемость вычислителей.

Структура достаточно хорошо работает при связных задачах. Коэфф связности задач- это отношение числа команд участвующих в межмашинном обмене к общему числу команд выполненных данной машиной (в %). Число машин ограничивается пропускной способностью шины.

-) низкая надежность из-за наличия общего ресурса (шины)

Каждый с каждым :

+)Увеличение надежности, нет стояния в очереди к общим аппаратн рес-ам.

-)При наращивании числа машин аппаратные затраты увел в геометр прогрессии.

Реально в такой структуре число машин не более 10.

Машины с дублированием шины

Обладает более высокой надежностью чем у стр-ры с общей шиной, т.к. канал продублирован.

Кольцо

+)Легкая наращиваемость

При обрыве структура превращается в 1.

Кольцо и машина с дуплексной связью близки друг к другу по показателям надежности + удобство на-ращивания и при приемлемык аппар затратах.

22. Структура ВС древовидная, почтового ящика, многопортового ОЗУ

Различные варианты древовидных структур

Любая конкретная задача будет решаться эффективнее если под нее сделать специальный вычислитель. Обычно древовидные структуры определяются особенностью алгор-ма реализуемого данным вычислителем.

Структура с общей шиной при обмене инф м/у 2-мя машинами ведущая машина включает(переводит ведомую) в режим ПДП на время обмена инф => потеря производительности.

Система с почтовым ящиком

Информация нобходимая для межмаш обмена нах-ся в п/я

-)П/я превращается в общий ресурс и в каждый момент времени к п/я может обрвщатся только одна машина.

Система с многопортовым ОЗУ

Позволяет одновременное обра-щение к ОЗУ до 4 машин (по разл адресам). При обращении двух машин к одному адресу одна из машин получит задержку, но вероятность этого мала. Число машин ограничено числом портов. На сегодняшний день микросхемы многопортового ОЗУ позволяют наращивать до 4-х ЭВМ.

23. Архитектура Сммр,Сvмр.

Сmmр – разработчики универ Карнеги Меллона (США).

Перед разр стояла задача создать высоконадежную структуру позволяющую постепенно деградировать.

Каждый проц может подкл к любому модулю память и взять любые задачи для выполнения.

Р(t)- вероятность безотк работы системы.

8-ми проц сист-ма с резервированием.

Надежность невысокая из-за общего коммутато-ра. Резервирование с кра

тностью более 2-х оказалось нецелесеобразн.

Система с распреде-ленным коммутатором величение надежности ≈ на порядок., но резервир с кратностью >2 все равно не целесеобразно.

-Сложность наращивания и сложное управление комму-татором.

Cvmp- разраб те же.

Задача создать высоконадежный отказоустойчивый вычислитель при этом пользователь не должен знать что он высоконадежен. труктура по принципу мажорирования, Эл-т сравнения V который пропускает рез-т в сис-му в случае его совпадения в 2-х машинах.

Осн дост:Система устой-чива к сбоям

Высоконадежный вычис-литель парирует сбои в машинах. Отказ одной машины пользователем не замечается. ачиная с опр времени надежность Cmmp ста-новится выше надеж-ности Cvmp.

24. Архитектуры ВС типа Сm, BlueChip, Минимакс, Сумма.

Одномерная структура Cm.

Двумерная структура Cm.

Достоинства: удобно наращивать, однородность, удобно проводить деградацию системы.

BlueChip

На кристалле располагаются несколько десятков ЭМ, любой из которых представляет собой 8ми полюсник, в процессе изготовлении заказчиком задаются связи между ЭМ.

Получается древовидная или любая другая архитектура.

“Сумма” – Новосибирск

Трехполюсник, структура соединения задается последовательным интерфейсом.

Минимакс

1,2 – интерфейсы последовательные ч/з них задается как коммутация по параллельным интерфейсам

3,4.

Перепрогр структура под конкр решаемые задачи.

В “Сумме” и “Минимаксе” с помощью последов интерфейсов задается коммутация по парал интерф и под каждый конкретный алгоритм система перепрограммируется.

25. Прогр контр прерываний.

Во время выполнения программы внутри ЭВМ и во внешней среде могут возникать события, требующие немедленной реакции на них со стороны машины. Реакция состоит в том, что машина прерывает обработку текущей программы и переходит к выполнению некоторой другой программы, специально предназначенной для данного события. По завершении этой программы ЭВМ возвращается к выполнению прерванной программы. Такой процесс называется прерыванием. Прерывание – реакция на входной сигнал запроса прерывания или команду прерывания. Если прерывание задается аппаратно и не может быть запрещено программистом, такое прерывание называется немаскируемым. (RESET, для управ. систем - авария источника питания, прерывания по таймеру) Маскируемые прерывания: После обслуживания внеш. события необходимо вернуться в тело осн. проги на то же самое место. Для запоминания места из содержимого РОН-а исп-ся стек. Если возникает прерывание, нужно указать на адрес, где находится подпрограмма обслуживания прерывания.

Для немаскир. прерываний эти адреса обычно фиксированы. INT- запрос на маск. прерывание

INTA- разрешение на маск. прер-ние ком. EI уст-ет INT=1, ком. DI: INT=0

При обслуживании запроса на прерывание ВУ, запросившее прер-е, выст-ет на ШД код команды RET.(указ. на адрес - вектор подпрограммы прер-я) Если INTA=1 и INT=1, то пр-р заканчивает выполнение тек. ком-ы и в такте T1 след. ком-ы сбрасывает сигнал INTA=1, в ССП уст-ет бит D0=1, выставляет с-л чтения из ВУ. ВУ по D0, с-лу чтения из ВУ RDY выст-ет на ШД код к-ды RST, к-й указывает на адрес-вектор подпр-ы обработки прер-ия данного устр-ва. Пр-р в такте T2 считывает код к-ды RST с ШД, такты T3,T4 уходят на понимание и подготовку к выполнению к-ды RST, после чего реакция пр-ра на RST - это: Обычно подпр-ма обр-ки прер-ний сохр-ет сод-мое РОН-ов и регистров признаков (в самом начале подпр-ы). В конце обр-ки прер-ний РОНы и признаки восс-ся. Intel 82259. Контр прерываний (КП) предназначаен для задания адрес –векторов подпрогр обработки прерыванй от 8 до 64 (при каскадном включении контроллеров.

MN/MX-режим мин/макс включения (ведущий или ведомый). Контроллер в процессе работы может нах-ся в одном из 3 реж:

1) Режим программирования, в этом реж-ме задается начальный адрес-вектор подпрогр обработки прерываний IRQ(0) каждое след прерывание отстоит от предыдущего на 8(16) адресов ячеек памяти. Задается вид приоритетов, разрешается или запрещается прерыв. Указ-ся что явл прерыв (полож фронт, отриц фронт, Ур 0, Ур 1). Если в системе нах-ся 1 контр то он явл ведущим и прор-ся своей группой команд если в сист-ме несколько контроллеров то ведущий котр и ведомый контр прогр по разному.

Ведомый контроллер упр ведущим с помощью сигнала CAS0-CAS2, а их запрос на прерывание JNT поступает на один входов ведущего контроллера (а не на ЦП как у ведущего контр). 2) Режим обслуживания прерываний по опросу. ЦП может периодически опрашивать регистр запросов и смотреть какие из ВУ требуют прерывания. Прогр высокого уровня сама определяет приоритеты и необх обслуживания поступивших запросов.

3) Режим обслуживания по запросу. ВУ выставляет запрос на прерыв ктр запоминв рег-ре запросов. Схема приоритетов и маскирования выбирает из всех поступивших запросов прерывания с высшим приоритетом, разрешенного для обслуживания. Это прерыв поступает в рег обрабатываемого запроса( РгОЗ). БФ формирует запрос на прерыв JNT=0 для ЦП. Если прерыв было разрешено на длинном участке прогр то ЦП преступает к обработке прерываний, устанавливая сигнал JNTE=0 (только после того как закончит выполнение команды). Получив сигнал JNTE=0 контр прерываний выставляет на ШД для ЦП код команды CALL (вызов подпрогр) после чего ЦП 2 раза дергает сигнал JNTE чтобы получить 16-разр адрес с 8 разр ШД. По 1 фронту выдается младший байт адреса подпрогр обработки прерыв , по2-му старший. В подпрогр о\обр прерыв в общем случае другие прерыв запрещены (вложенных прерыв нет) их можно разрешить специально) возвратиз подпрогр заканчивается командой RETI, которая разрешает следующее прерывание.

26. Режим прямого доступа в память (ПДП) и контроллер ПДП (КПДП)

Прямой доступ к памяти (ПДП) – система для быстрой передачи данных между памятью и периферийным устройством, минуя процессор. При этом МП освобождается от участия в обмене данными. ОЗУ связывается с МП и с аппаратурой, руководящей обменом данных, разными шинами. Обмен данными полностью управляется с помощью аппаратных средств. Инициатором обмена данными является ПУ, которое посылает запрос об обмене данными на флажок запроса ПДП. Флажок запроса активизирует блок ПДП. Блок ПДП посылает в память сигнал чтения или записи и определяет ячейку ОЗУ, с которой начнется обмен данными. Блок ПДП посылает эти сигналы, после того, как получит от МП сигнал подтверждения. Регистр данных передает данные из ОЗУ в ПУ и из ПУ в ОЗУ. При ПДП процессор освобождается от управления операциями ввода - вывода и может параллельно выполнять основную программу. ПДП обеспечивает более высокое быстродействие и более высокую производительность работы ЭВМ. HLD - запрос захвата.

HLDA - разрешение на захват. В каждом цикле обращения по заднему фронту T2 пр-р анализ-ет наличие с-ла HLD. HLD выст-ся ВУ и в общем случае асинхронен тактовым импульсам. Если на м-нт спада импульса пр-р получает HLD=1, пр-р переходит в режим захвата, уст-ся с-л HLDA, и по этому захвату ША, ШД и ШУ переводятся в 3 сост.(сост. разомкнутого ключа, т.е. пр-р откл-ся от СМ) до тех пор, пока ВУ не закончит польз-ся СМ и не установит с-л HLD=0. Тогда по полож. с-лу С1 пр-р переходит в такт Т1 след. цикла. (эот немаск. прер-ние). Intel 82237. Центральная задача: 1)КПДП берет на себя функции управления СМ и формирование ША при отключении ЦП от СМ. 2) Осуществляет арбитраж между разными устройствами, апрашивающими режим ПДП.

Классическое периферийное устройство ВУ. DMR-запрос на ПДП от ВУ, DACK-разрешение

на ПДП от ВУ, HLD-запрос от пр-ра, HLDA-разрешение от пр-ра.

Контролер всегда имеет в паре: RDJ0, WR,RD, WRJ0. Контролер имеет 4 идент. канала К0-К3. Каждый канал содержит 16 разр. регистр адреса и 14 разр. счетчик циклов. По включении питания ЦП в программе нач. пуска (BIOS) прогр-т все периферийные микросхемы, в том числе контролер ПДП. В контролере ПДП проц для каждого канала (ВУ) задает нач. адрес

(перв.ячейку памяти запис-ся в РгА канала) и задается число циклов(зап-ся число циклов в канал).Адрес формируется путем инкрементирования РгА (соот-но после каждого цикла число циклов декрементируется). Режим ПДП заканчивается, когда счетчик циклов=0. В этот момент времени формируется сигнал TC т.е. последний цикл. Максимальный размер этого блока=16 кбайт, т.к. счетчик циклов 14р, максимальный объем памяти перегоняемый в ПДП=214 или 16 кбайт (ПДП не может слишком долго, так как СМ занята и невозможна регенерация динам памяти). Как контролер ПДП подключается к СМ: STBA-строб адреса. При программировании контролера

использ-ся разряды ША А0÷А3 и CS=0. Помимо прогр-я каждого канала в отдельности запис-ся управл-ее слово(только после того как все каналы запрогр-ся). Управл-ее слово задает приоритеты между каналами, устанавливается флаги конца цикла ПДП в слове состояния (СС). ЦП период-ки считывает СС контр-ра ПДП , в котором определяет происходил ли обмен инфой по конкретным каналам (т.е свежая ли проц инф и забран ли от проца готовый предыдущий рез-т). Если цикл ПДП прошел, обмен инфой состоялся, пр-р перепрограммирует контр-р по данному каналу(это делает ОС).

STBA стробирует адрес на ША. М128-каждый 128 цикл формируется строб, длительностью один цикл.чтобы показать что система не зависла, а идут циклы ПДП.