
- •Микропроцессорные системы для автоматизации технологических процессов
- •7.1. Введение 39
- •8. Семейство 32-разрядных микроЭвм фирмы Motorola 88
- •9. Организация контроллеров pic фирмы Microchip 113
- •10. Особенности архитектуры сигнальных процессоров 125
- •10.2. Организация памяти 136
- •10.5.1. Прерывания 150
- •11. Пример проектирования асу тп: асу тп подготовки резиновой смеси 158
- •1.Введение
- •2.Архитектура управляющих цвм
- •2.1.Требования к цвм в контуре управления. Сравнительный анализ архитектур
- •2.1.1.Первая массовая управляющая цвм pdp-8
- •2.1.2.Семейства управляющих цвм pdp-11/lsi-11
- •3.Проблема связи между уровнями в многоуровневых мпс
- •3.1.Микроконтроллеры экр1847вг6 (upi - 42)
- •4.Клавиатура и индикация в мпс
- •4.1.Двоичная индикация и ключи
- •4.2.Матричная клавиатура
- •4.3.Сегментная индикация
- •4.4.Контроллер клавиатуры и индикации к580вв79
- •4.4.1.Работа контроллера
- •4.4.1.1.Управление клавиатурой
- •4.4.1.2.Управление дисплеем
- •5.Однокристальные микроЭвм – общие принципы организации
- •5.1.Особенности архитектуры 8-разрядный оэвм фирмы intel
- •5.1.1.Омэвм 8048
- •5.1.2.Семейство омэвм mcs-51
- •6.Обзор 8-разрядных контроллеров фирмы Motorola
- •6.1.Архитектура процессорного модуля семейства mc68hc05
- •6.1.1.Архитектура цпу
- •6.1.2.Организация памяти.
- •6.1.3.Встроенная подсистема ввода/вывода
- •6.2.Семейство мс68нс08
- •6.3.Семейство мс68нс11
- •7.Однокристальная микроЭвм mc68hc11e9
- •7.1.Введение
- •7.1.1.Характеристики
- •7.1.2.Характеристики представителей семейства mc68hc11.
- •7.1.3.Программная модель mc68hc11e9
- •7.1.4.Внутренняя структура и назначение выводов
- •7.1.5.Режимы работы
- •7.1.6.Карта памяти
- •7.1.7.Эсппзу и его программирование
- •7.2.Параллельный ввод/вывод
- •7.2.1.1.Синхронный параллельный обмен
- •7.2.1.2.Асинхронный параллельный обмен
- •7.2.1.2.1.Простой стробируемый ввод/вывод
- •7.2.1.2.1.1.Стробируемый ввод в порт c
- •7.2.1.2.1.2.Стробируемый вывод из порта b
- •7.2.1.2.2.Ввод/вывод с полным квитированием установления связи.
- •7.2.1.2.3.Режима ввода с полным квитированием установления связи
- •7.2.1.2.4.Режима вывода с полным квитированием установления связи
- •7.2.1.2.5.Режима двунаправленного обмена
- •7.2.2.Синхронный параллельный обмен
- •7.2.2.1.Выбор режимов асинхронного обмена
- •7.2.2.2.Краткое резюме по способам параллельного обмена в…е9
- •7.3.Последовательный интерфейс связи (sci).
- •7.3.1.Формат данных
- •7.3.2. Структура последовательного интерфейса связи
- •7.3.3.Передача данных
- •7.3.4.Прием данных
- •7.3.4.1.Распознавание старт-бита
- •7.3.4.2.Особенности при работе в системах с несколькими приемниками
- •7.4.Последовательный периферийный интерфейс (spi).
- •7.4.1.Структура spi
- •7.4.2.Регистры spi.
- •7.4.3.Функциональное описание.
- •7.4.3.1.Работа системы с несколькими ведомыми устройствами
- •7.5.Система контроля временных интервалов
- •7.5.1.Входная фиксация
- •7.5.2.Выходное сравнение
- •7.5.2.1.Принудительное сравнение
- •7.5.2.2.Особенности выходного сравнения 1
- •7.5.3.Счетчик внешних событий
- •7.5.4.Генератор прерываний реального времени
- •7.6.Подсистема аналого-цифрового преобразователя
- •7.7.Прерывания
- •7.7.1.Дисциплина обслуживания прерываний
- •7.7.1.1.Приоритеты запросов
- •7.8.Специальные средства микроконтроллера
- •7.8.1.Регистр выбора конфигурации (option).
- •7.8.2.Режимы пониженного энергопотребления.
- •7.9.Система команд микроЭвм мс68нс11е9
- •7.10.Особенности организации микроЭвм mc68hc11f1
- •7.10.1.Особенности параллельного ввода/вывода
- •7.10.2.Особенности карты памяти mc68hc11f1
- •7.10.3.Функции выбора кристалла (Chip Selects)
- •8.Семейство 32-разрядных микроЭвм фирмы Motorola
- •8.1.Модульность архитектуры
- •8.2.1.Основные характеристики cpu32:
- •8.2.2.Программная модель
- •8.2.3.Регистры
- •8.2.4.Типы данных
- •8.2.5.Системные особенности
- •8.2.6.Система команд
- •8.3.Модуль системной интеграции (sim)
- •8.3.1.Функционирование шины
- •8.3.2. Блок конфигурации и защиты системы
- •8.3.3. Логика выборки внешних устройств
- •8.4.Таймерный сопроцессор (tpu)
- •8.4.1.Таймерные функции высокой точности
- •8.4.2.Характеристики tpu
- •8.4.3.Общая концепция tpu
- •8.5.Озу (с эмуляцией tpu)
- •8.6.Модуль буферизованного последовательного ввода/вывода (qsm)
- •8.6.1.Расширенные возможности qspi
- •8.6.2.Подмодуль sci
- •8.7.Микроконтроллер mc68332
- •8.7.1.Функциональное назначение выводов микроконтроллера
- •9.Организация контроллеров pic фирмы Microchip
- •9.1.Однокристальные микроЭвм
- •9.2.Контроллер can-интерфейса
- •10.Особенности архитектуры сигнальных процессоров
- •10.1.Функциональная схема и назначение внешних выводов
- •10.2.Организация памяти
- •10.2.1. Вспомогательные регистры
- •10.2.2.Методы адресации памяти данных
- •10.2.3.Пересылки из одной области памяти в другую
- •10.3.Центральное арифметико-логическое устройство (calu)
- •10.4.Последовательный порт
- •10.5.Системные средства
- •10.5.1.Прерывания
- •10.5.2.Универсальные контакты *bio и xf
- •10.5.3.Внешняя память и интерфейс ввода-вывода
- •10.5.4.Мультипроцессорная обработка и прямой доступ к памяти
- •10.6.Система команд сигнального процессора
- •10.6.1.Способы адресации и форматы команд
- •Команды пересылки и загрузки
- •Арифметико-логические и специальные команды
- •Команды передачи управления
- •Команды управления
- •11.Пример проектирования асу тп: асу тп подготовки резиновой смеси
- •11.1.Существующая система приготовления резиновой смеси
- •11.2.Требования к разрабатываемой асу тп
- •11.3.Выбор способа реализации управляющего блока
- •11.4.Выбор режима работы микроЭвм и распределение адресного пространства
- •11.4.1.Выбор режима работы
- •11.4.2.Распределение ресурсов ввода/вывода
- •11.4.3.Назначение управляющих клавиш и элементы диалога
- •11.4.4.И Только для чтения спользуемые ресурсы микроЭвм
8.6.1.Расширенные возможности qspi
Программируемая очередь позволяет QSPI осуществить до 16 передач без вмешательства процессора. Каждой передаче данных соответствует ячейка в очереди, содержащая всю информацию, необходимую QSPI для одной успешной передачи. Эта уникальная возможность сильно уменьшает взаимодействие CPU и QSPI, что позволяет повысить быстродействие системы в целом. С того момента, как процессор установил очередь команд QSPI и разрешил его функционирование, QSPI действует независимо. Он исполняет все команды, находящиеся в очереди, и по завершении устанавливает флаг. После этого QSPI либо прерывает CPU, либо ждет его вмешательства.
Программируемые сигналы выборки периферийных устройств. Четыре контакта выборки периферии позволяют QSPI иметь доступ к 16-ти периферийным устройствам, декодируя сигналы на этих контактах. До 4-х устройств могут выбираться непосредственным подключением к соответствующим контактам. Независимые сигналы выборки периферийного кристалла упрощают интерфейс с внешними устройствами, так как снимают необходимость вмешательства процессора.
Ц
иклический
режим передачи. Этот
режим позволяет осуществлять непрерывное
автоматическое исполнение очереди
команд QSPI
в цикле. Новые переданные данные заменяют
старые. Такой режим упрощает взаимодействие
с АЦП, автоматически предоставляя
процессору значение последнего
преобразования, хранящееся в очереди.
Иными словами, последовательное
устройство представляется процессору
как параллельное, отображенное в память.
Рис. 8.45. Блок-схема QSM
Программируемая длина передачи. Число бит в одной посылке может быть запрограммировано от 8 до 16 включительно. К примеру, для коммуникации с 10-разрядным АЦП может использоваться длина в 10 бит. А для общения с устройством управления вакуумным флюоресцентным дисплеем может понадобиться 12-разрядная передача. Программируемая длина упрощает интерфейс с последовательными устройствами разной разрядности.
Программируемая задержка передачи. Задержка между двумя последовательными посылками может быть запрограммирована в диапазоне от 1 до 500 мкс (при использовании тактовой частоты 16,78 МГц). К примеру, АЦП может требовать некоторое время на завершение текущего преобразования, задержка по умолчанию - 1 мкс. Программируемая задержка упрощает интерфейс с устройствами, требующими наличия задержки между обращениями к ним.
Программируемый указатель очереди. В QSPI есть указатель, показывающий местоположение в очереди ячейки, содержащей данные для следующей операции. Во время переключения между задачами процессор может, записав в этот указатель, изменить положение следующей передаваемой ячейки. Указатель инкрементируется после каждой посылки. Сегментировав очередь, можно обеспечить поддержку модулем QSPI многозадачности.
Режим непрерывной передачи. Этот режим позволяет обменяться с внешним устройством непрерывным потоком данных. За одну такую посылку без вмешательства процессора может быть передано от 8 до 256 бит. Возможна и большая длина посылок, однако в этом случае для предотвращения потери данных необходимо минимальное вмешательство процессора. Между передачей каждой ячейки вставляется пауза в 1 мкс (при тактовой частоте 16,78 МГц).
ОЗУ модуля QSPI. QSPI использует 80-байтный блок двухпортового статического ОЗУ, доступного одновременно и QSPI, и процессору. По причине совместного использования этой памяти, период времени, необходимый для обращения к ней со стороны ЦПУ во время работы QSPI, несколько больше, чем когда QSPI не функционирует. При обращении процессора к памяти QSPI, последним может вставляться от одного до четырех тактов ожидания.
ОЗУ (Рис. 8 .46) разделено на три сегмента: принимаемые данные, передаваемые данные и контролирующие команды. Данные, принятые от внешних последовательных устройств, размещаются ОЗУ принимаемых данных. Информация для передачи периферийному устройству сохраняется процессором в ОЗУ передаваемых данных. Контролирующие команды содержат всю необходимую информацию для осуществления передачи.
D00
D1F |
Принятые данные |
D20
D3F |
Передаваемые данные |
D40
D4F |
Команды |
Рис. 8.46. Организация памяти QSPI