
- •2.Назначение операционного устройства мп. Сравнить операционные устройства мп к1810вм86 и мп кр580вм80а. Указать общее и различное в структуре и в выполняемых функциях.
- •3. Назначение управляющей части мп. Сравнить управляющие части мп к1810вм86 и мп кр580вм80а. Указать общее и различное в структуре и в выполняемых функциях.
- •5. Физический и логический адреса ячейки памяти. Формирование физического адреса. Какое устройство формирует физический адрес?
- •6.Система команд мп к1810вм86. Общая характеристика. Привести примеры. Различия в классификации команд по функциям мп к1810вм86 и м0вм80а.
- •7. Формат команды к1810вм86. Назначение полей формата. Привести пример команды, имеющей несколько кодов.
- •9. Команды пересылок, арифметические и логические команды,
- •10. Микропроцессорная система (мпс). Определение. Структура трехшинной
- •12. Основная функция бис контроллера прерываний кр580вн59 (пкп) в
- •13. Функции бис контроллера прямого доступа к памяти
- •14. Функции бис параллельного интерфейса кр580вв55(ппи) при
13. Функции бис контроллера прямого доступа к памяти
КР580ВТ57 (КПДП) в режиме прямого доступа к
памяти (ПДП). Как организуются эти функции?
явл. самым скоростным и наиболее приоритетным обменом данными в МПС между УВВ и П. Применяется при передаче больших блоков данных. При работе МПС в режиме ПДП, МП отключается от системы и управление МПС берет на себя 57 бис. КПДП – обеспечивает независимый обмен с 4 УВВ в режиме ПДП. Для каждой УВВ КПДП обеспечивает:
1. восприятие от УВВ сигналов запроса на ПДП.
2. определение приоритетного УВВ.
3. Перевод МП в режим захвата.
4. выдачу на УВВ и П. УСИ обмена и синхросигналов.
5. управление ша и МПС.
Структурная схема.
Бис имеет 4 независимых канала приема запросов DRQ0-DRQ3 от 4 УВВ. Каждый канал выдает на УВВ сигнал подтверждения запроса ПДП: DACK0- DACK3. Структура каждого канала одинакова:
1. 16 разр. регистр адреса для хранения адреса массива передаваемых данных. Первоначально в Рг. Адреса загружается первый адрес массива данных, поэтому после каждого цикла адрес увеличивается на "1".
2. 16 разр. регистр циклов. 14 разрядов РЦ занимает вычитающий счетчик (следит за циклами передачи данных, первоначально в него загружается число на "1" меньше количества передаваемых байт или циклов; после передачи каждого байта данных состояние счетчика уменьшается на "1", т.е. во время передачи последнего байта массива данных в счетчике будут записаны все "0"), а 2 старших разряда 14 и 15 занимает РУ (14 и 15 определяют режимы работы бис)
Буфер шд – 8-ми разрядная схема с 3 состояниями, согласующими внешние шины МПС с внутренней шд КПДП.
Схема управления ПФУ – обеспечивает прием, формирование и выдачу сигналов, необходимых для обмена инф.
Схема управление и установки режимов – управляют последовательностью операций в течение ПДП, путем генерации соответствующих управляющих сигналов, в состав ее входит Рг режима и регистр состояния.
Схема управления приоритетами – выбирает наиболее приоритетные УВВ, пославшие запрос на ПДП.
Регистр режима (РР) - предназначен для хранения8 разрядного управляющего разряд. слова.
Регистр Состояния (РС) - состояние бис КПДП можно прочитать при чтении РС.
Функционирование КПДП.
Для обмена данными по любому из каналов в РА, и РЦ. Должны быть записаны требуемые значения, в режиме должна быть разрешена работы канала.
После программирования, канал готов к работе. При поступлении запроса от УВВ, сигнал DRQ на ПДП 57 бис. анализируется наличие запросов от др. УВВ и выбирает самый приоритетный, затем формируется сигнал запроса к МП HRQ=1.
МП во втором такте каждого цикла, анализируют вход запросов по ПДП HOLD , и если пришел запрос, то МП переводит свои шины в ВИС и вырабатывает на выходе HLDA “1”, которая поступает на вход HLDA 57 бис.
Бис 57 формирует соответств. сигнал DACK=“0” к УВВ, пославшему запрос на ПДП, а также формирует вспомогательный сигнал AEN. После этого КПДП берет на себя управление всей системой.
Младшие 8 бит адреса выдаются на шину А0-А7, старшие 8 бит адреса выдаются на шину Д0-Д7, при этом вырабатывается сигнал STBA, по которому старший байт адреса с шд переводится во внешние регистры и выдается на старшие разряды ША А8 -А15.
После выдачи адреса, обмен данными между УВВ и П осуществляе6тся в результате одновременной выдачи контроллером сигналов: MEMW, RDIO или MEMR, WRI O. Сигналы MEM подаются на ОЗУ, сигналы IO на УВВ.
Передача байта данных осуществляется за 4 периода тактовой частоты, после чего содержимое РА увеличивается на «1», а содержание РгЦ уменьшается на «1» и передается следующий байт данных после завершения передачи массива даных.
Если в РР бит D6=1, то КПДП снимает сигналы HRQ и сигнал DACK. МП снимает HLDA и продолжает выполнение прерванной программы.