5.2 Параметри тригерів

Тригери комп’ютерної електроніки будують на основі базових логічних елементів описаних в розділі 4. Тому тригерам притаманна більшість параметрів базових логічних елементів (див. підрозділ 4.2) але існує декілька параметрів, які є специфічними для тригерних елементів цифрової електроніки. До таких параметрів відносяться: розділяючий час t_роз, максимальна частота перемикання тригера f_max, робоча частота f_роб, час затримки перемикання t_з.пер. Розглянемо ці параметри більш докладніше.

Розділяючий час t_роз визначається, як мінімальний інтервал часу між імпульсами мінімальної тривалості на вході тригера, при якому забезпечується надійне перемикання тригера. Фактично t_роз це період надходження на вхід тригера імпульсів мінімальної тривалості, які ще перемикають тригер, тому максимальна частота перемикання визначається як f_max = 1/t_роз.

На практиці для забезпечення надійного перемикання частота надходження імпульсів на вхід тригера повинна бути декілька меншою ніж f_max, тому робочою частотою перемикання вважають f_роб = 2f_max/3.

Час затримки перемикання тригера t_з.пер визначається сумарною затримкою поширення сигналу в логічних елементах, з яких складається схема тригера. Цей параметр визначається за формулою:

, (5.1)

де l – кількість логічних елементів в ланцюзі (його називають також тригерною петлею зворотного зв’язку) від інформаційного або тактового входу, на який прийшов сигнал, що перемикає тригер, до входу ЛЕ, на виході якого фіксується вихідний стан тригера.

По суті час затримки перемикання тригера t_з.пер – це інтервал часу між фронтом вхідного сигналу, який викликає перемикання, і фронтом сигналу на виході тригера Q або , що спричинив вхідний сигнал. Зазначимо також, що цей параметр визначає мінімальну тривалість імпульсу t_W на інформаційних входах, або входах синхронізації тригера, при якій тригер встигне перемкнутися у новий стан. Тому час затримки перемикання тригера t_з.пер безпосередньо зв’язаний з розділяючим часом тригера t_роз.

Параметри t_роз, f_роб, t_з.пер визначають швидкодію тригерів і в кінцевому результаті цифрових пристроїв на їх основі. У зв’язку з цим оптимізація цих параметрів є важливою технічною задачею.

Окрім розглянутих вище параметрів існують два параметри зв’язані з синхронізацією тригерів: мінімальний час попереднього установлення сигналу на інформаційному вході t_SU (Setup Time) і час утримання t_H (Hold Time). Параметр t_SU визначає мінімальний інтервал часу до надходження сигналу на вхід синхронізації тригера, на протязі якого сигнал на інформаційному вході повинен залишатися незмінним. Час утримання t_H – це мінімальний інтервал часу після надходження сигналу синхронізації, на протязі якого інформаційний сигнал повинен залишатися незмінним. Відзначимо, що дотримання тривалостей попереднього установлення сигналу t_SU і утримання t_H забезпечує правильне відтворювання тригером вхідної інформації.

5.3 Асинхронні і синхронні rs-тригери

Логіка функціонування тригерів також, як і логічних елементів, розглянутих у розділі 4, може бути описана за допомогою таблиць справжності. Однак, на відміну від логічних елементів, вихідний стан яких у будь-який заданий момент часу визначається сукупністю вхідних змінних в цей же момент часу, вихідний стан тригера, як послідовнісного автомата, залежить не тільки від вхідних змінних, але й від вихідного стану тригера в попередній проміжок часу. Цю особливість тригерів можна врахувати в таблиці справжності, якщо прийняти до уваги, що робота цифрових пристроїв прив’язана до дискретних інтервалів часу, які називаються тактами і задаються за допомогою тактового генератора. В цьому випадку можна говорити про стан тригера і значення сигналів на його входах у конкретному такті, наприклад, n-тому такті, n+1 і так далі. Зміна стану цифрових пристроїв і зокрема тригерів відбувається у часі поблизу границь тактів, а стан, який прийняв тригер, зберігається на протязі такту. Для прив’язки вхідних і вихідних сигналів тригера до конкретного такту в якості індексу логічних змінних, які описують ці сигнали, будемо використовувати номер такту. Так, наприклад, для логічної змінної, яка описує стан виходу тригера у n-тому такті будемо використовувати позначення Q_n, а у n+1 – Q_n+1. Такий спосіб подання логічних змінних дає можливість аналітично описати властивість тригера зберігати інформацію за допомогою логічного рівняння Q_n+1 = Q_n, тобто стан тригера у n+1-такті зберігається таким же самим, якім він був у попередньому n-тому такті.

5.3.1. Асинхронний RS-тригер має два інформаційних входи R і S. Логіка його роботи описується таблицею справжності показаною на рис. 5.4а. На рис. 5.4в показано умовне зображення асинхронного RS-тригера.

Як можна бачити з таблиці справжності асинхронний RS-тригер встановлюється у одиничний стан Q_n+1 = 1 при наявності сигналу керування (логічна „1”) на вході S і скидається у нульовий стан, коли такий сигнал діє на вході R. При відсутності сигналу керування на обох інформаційних входах асинхронний RS-тригер зберігає інформацію, яка була занесена до нього у попередньому такті, а при наявності такого сигналу на обох входах стан RS- тригера є невизначеним (н/с на рис. 5.4а). Таким чином, логіка перемикання асинхронного RS-тригера під дією сигналів на його входах співпадає з логікою перемикання бістабільної комірки, мова про яку йшла у розділі 5.1. Тому саме асинхронний RS-тригер і є тою бістабільною коміркою, на основі якої згідно структурній схемі наведеній на рис. 5.2 створюються тригери цифрової техніки.

Рис. 5.4. Скорочена (а) і розширена (б) таблиці справжності асинхронного RS-тригера та його умовне зображення (в)

Синтезуємо на основі базових логічних елементів Шеффера і Пірса, розглянутих у розділі 4, логічну структуру асинхронного RS-тригера. Для цього його скорочену таблицю справжності (рис. 5.4а) запишемо у розширеному вигляді (рис. 5.4б), врахувавши те, що стан тригера, як послідовнісного автомата, у n+1 такти залежить від його стану у n-тому такті, тобто Q_n+1 = f(R_n,S_n,Q_n). З таблиці справжності на рис. 5.4б видно, що булева функція Q_n+1, яка описує стан виходу асинхронного RS-тригера є частково визначеною. Результати її мінімізації методом діаграм Вейча показані на рис. 5.5. Після доповнення невизначених наборів одиницями і склеювання, так, як показано на рис. 5.5 (суцільні лінії), можна одержати наступне логічне рівняння для функції виходу асинхронного RS-тригера Q_n+1:

Q_n+1 = S_n + Q_n. (5.2)

Якщо доповнити невизначені набори нулями і виконати склеювання (пунктирні лінії на рис. 5.5), то для функцій інверсного виходу асинхронного RS-тригера одержимо наступне рівняння:

= R_n + . (5.3)

Рівняння (5.2) і (5.3) визначають логічну структуру асинхронного RS-тригера у булевому базисі. Для переходу до базису Пірса виконаємо інверсію лівої і правої частини (5.3) і використаємо закон де Моргана:

Рис. 5.5. Діаграма Вейча асинхронного RS-тригера

.Таким чином функція прямого виходу асинхронного RS-три-гера в базисі Пірса описується виразом:

. (5.4)

Якщо виконати подібну процедуру з рівнянням (5.2), то для функції інверсного виходу асинхронного RS-тригера можна одержати наступний вираз:

. (5.5)

З логічних рівнянь (5.4) і (5.5) видно, що для реалізації асинхронного RS-тригера у базисі Пірса потрібні два логічних елементи 2АБОНЕ, які треба увімкнути так, як показано на рис. 5.6а. Схема на рис. 5.6а є загальною для будь-яких типів логіки, що застосовуються у цифровій техніці. Для одержання електричної принципової схеми RS-тригера для конкретного типу логіки елементи АБОНЕ заміняють їх електричними принциповими схемами прийнятими у цьому типі логіки. Так, якщо в схемі на рис. 5.6а використати схему базового елемента 2АБОНЕ, наведену на рис. 4.18б, то можна одержати принципову схему RS-тригера у комплементарній МОН-транзисторній логіці (рис. 5.6б).

Зазначимо, що важливою особливістю схем на рис. 5.6 є симетричність їх конфігурації і наявність взаємно перехресних зворотних зв’язків між логічними елементами. Зворотний зв’язок здійснюється таким чином, що вихід кожного логічного елемента (наприклад, об’єднані стоки транзисторів VT1, VT2 і VT3 на рис. 5.6б) з’єднаний з одним із входів іншого ЛЕ (об’єднані затвори транзисторів VT5 і VT8). Такий зв’язок створює в схемі RS-тригера умову, завдяки якій будь-яка зміна електричного потенціалу на його виході після проходження по петлі зворотного зв’язку (наприклад, об’єднані стоки VT5, VT6 – затвор VT2 – об’єднані стоки VT1, VT2 – затвор VT5 – об’єднані стоки VT5, VT6) повертається в фазовому співвідношенні, при якому така зміна електричного потенціалу збільшується. Це означає, що в схемі діють дві петлі позитивного зворотного зв’язку (ПЗЗ) по напрузі.

Рис. 5.6. Асинхронний RS-тригер у базисі Пірса: а – схема на логічних елементах АБОНЕ; б – принципова схема на базових логічних елементах АБОНЕ КМОНТЛ

Наявність ПЗЗ приводить до існування в схемі RS-тригера двох стійких режимів функціонування, які мають однакову імовірність:

1) транзистор VT2 – відкритий, VT5 – закритий, на виході тригера Q низький рівень напруги U⁰ логічного „0”;

2) транзистор VT2 – закритий, VT5 – відкритий, на виході тригера Q високий рівень напруги U¹ логічної „1”.

Притаманність симетричній схемі на рис. 5.6б асиметрії електричних станів, при умові, що транзистори ланцюга керування станом RS-тригера VT1, VT6 закриті, пояснюється наступним чином. Оскільки схема симетрична, то в ній після увімкнення джерела живлення може виникнути симетричний стан, коли VT2 і VT5 одночасно будуть або відкритими або закритими. Але такі стани не можуть існувати тривалий час оскільки при закритих транзисторах на їх затвори відносно землі прикладена напруга U_з > U_{порVT2,VT5}, яка забезпечить відкривання VT2 і VT5, а коли обидва ці транзистора відкриті, напруга на їх затворах U_з < U_{порVT2,VT5} повинна привести до їх закривання. У зв’язку з цим, якщо при увімкненні напруги живлення виникає один з симетричних станів схеми, наприклад, VT2 і VT5 – відкриті, то відбуваються наступні процеси. Через неминуче існуючі флуктуації напруги і розкид параметрів транзисторів, виникає ситуація, при якій, наприклад, напруга, що надходить зі стоку VT2 на затвор VT5 буде меншою на будь-яку малу величину за напругу, що надходить зі стоку VT5 на затвор транзистора VT2 (рис. 5.6б). Це приведе до зменшення струму стоку VT5 і відповідно до збільшення напруги на його стоці, а отже на затворі VT2, що в свою чергу викличе збільшення струму стоку VT2 і, як наслідок, приведе до ще більшого зменшення напруги на його стоці. В результаті за короткий проміжок часу, відбудеться лавиноподібне відкривання транзистора VT2 і закривання транзистора VT5.

Лавиноподібний процес наростання струму в одному плечі бістабільної схеми, яку являє собою схема RS-тригера, наведена на рис. 5.6б, і зменшення в іншому плечі називають регенерацією. Оскільки напрямок зміни напруги на затворах транзисторів VT2, VT5 за рахунок флуктуацій – процес випадковий, то з однаковою імовірністю може бути реалізований один з двох можливих несиметричних станів схеми: транзистор VT2 – відкритий, VT5 – закритий (на виході Q тригера низький рівень напруги U⁰ (Q=0, = 1)) або VT2 – закритий, VT5 – відкритий (на виході Q тригера високий рівень напруги U¹ (Q=1, = 0)). Обидва несиметричні стани схеми є стійкими і можуть бути змінені тільки під дією зовнішніх сигналів, які поступають на затвори комплементарних пар транзисторів VT1, VT3 і VT6, VT7, які утворюють ланцюги керування станом тригера по входам R і S, відповідно.

Якщо тригер знаходиться у одиничному стані Q = 1, = 0 (транзистор VT2 – закритий, VT5 – відкритий), а на входах S і R низький рівень напруги U⁰ < U_{порVT1,VT6} (S = R = 0), то транзистори VT1, VT6 закриті (VT3, VT7 відкриті) і не впливають на роботу схеми. Низькій рівень напруги, що надходить зі стоку VT5 на затвор VT2 підтримує цей транзистор у закритому стані, а високий рівень напруги зі стоку VT2 на затворі VT5 підтримує транзистор VT5 у відкритому стані. Тригер знаходиться у режимі зберігання інформації. Для зміни стану тригеру на входи S і R треба подати сигнали S = 0 (U⁰), R = 1 (U¹). В цьому випадку VT1 відкривається високим рівнем напруги U_звVT1 = U¹ > U_порVT1 (комплементарний йому транзистор VT3 закривається оскільки U_звVT3 = U¹ – U_сс  0 В > U_порVT3), транзистор VT6 залишається у закритому стані (U_звVT6 = U⁰ < U_порVT6), а комплементарний йому транзистор VT7  у відкритому стані оскільки U_звVT7 = U⁰ – U_сс  –U_сс < |U_порVT7|. Низька напруга зі стоку відкритого VT1 надходить на затвор VT5, що спричиняє закривання цього транзистора і відкривання комплементарного йому транзистора VT8. На об’єднаному стоці закритих транзисторів VT5, VT6 встановлюється високий рівень напруги U¹ ( = 1), який надходить по зворотному зв’язку на затвор VT2, що забезпечує відкритий стан цього транзистора і закритий стан комплементарного йому транзистора VT4. На прямому виході тригера Q встановлюється низький рівень напруги U⁰ (Q = 0). Цей стан тригера буде зберігатися, якщо на входи R і S знову подати низький рівень напруги, тобто перевести тригер у режим зберігання інформації (R = S = 0).

Таким чином, конкретний стан RS-тригера залежить від того, на який зі входів R або S надходить керуючий сигнал високого рівня U¹, тобто симетрична за конфігурацією схема RS-тригера з роздільними інформаційними входами S і R асиметрична за керуванням.

Вкажемо ще на одну особливість RS-тригера, принципова електрична схема якого наведена на рис. 5.6б. Ця особливість полягає в тому, що одночасна подача сигналів керування U¹ на входи S і R є неприпустимою. Дійсно, в цьому випадку внаслідок симетрії схеми обидва логічних елементи АБОНЕ опиняться в однаковому стані, оскільки сигнали високого рівня U¹ на входах R і S відкривають транзистори VT1, VT6 і закривають комплементарні їм транзистори VT3, VT7. Як наслідок, на протязі часу дії сигналів керування, на прямому і інверсному виходах тригера встановлюються сигнали низького рівня Q = = 0 і зворотні зв’язки тригера не впливають на стан його виходів. Це означає, що після закінчення дії сигналів керування схема опиниться у симетричному стані, вихід з якого, завдяки регенерації, в один з двох можливих стійких станів відбувається з однаковою імовірністю. Тому одночасна дія на входах S і R сигналів керування приводить до неоднозначності кінцевого результату перемикання тригера, що заборонено в схемах цифрової техніки. Такий режим роботи тригера називають розривом тригерних зв’язків.

Для визначення логічної структури асинхронного RS-тригера у базисі Шеффера виконаємо подвійну інверсію правої і лівої частин співвідношення (5.2) і використаємо закон де Моргана. В результаті отримаємо:

. (5.6)

Подібна процедура що до виразу (5.3) дає:

. (5.7)

Згідно (5.6), (5.7) для реалізації асинхронного RS-тригера у базисі Шеффера потрібні два елемента 2ІНЕ, які треба з’єднати між собою так, як показано на рис. 5.7а. Особливістю RS-тригера реалізованого на елементах ІНЕ є інверсні інформаційні входи, тобто для такого тригера керуючим сигналом є напруга низького рівня U⁰ логічного „0”. Тому асинхронний RS-тригер реалізований на елементах ІНЕ називають також RS-тригером з інверсними входами. Його умовне зображення показано на рис. 5.7б, а таблиця справжності на рис. 5.7в.

Рис. 5.7. Асинхронний RS-тригер у базисі Шеффера: а – схема, б – умовне зображення, в – таблиця справжності

Як можна бачити таблиця справжності RS-тригера на елементах ІНЕ є інверсною до таблиці справжності RS-тригера на елементах АБОНЕ (рис. 5.4а). Це обумовлено тим, що керуючим сигналом RS-тригера на елементах ІНЕ є логічний „0”, а не логічна „1”, як для тригера на елементах АБОНЕ.

Схема на рис. 5.7а є загальною для всіх типів логіки і може бути використана для побудови електричних принципових схем RS-тригерів з інверсними інформаційними входами для будь-яких типів логіки на підставі електричних принципових схем базових елементів ІНЕ цих типів логіки. Зокрема на рис. 5.8 для КМОПТЛ наведена електрична принципова схема такого тригера, побудована з використанням схеми базового логічного елемента 2ІНЕ, яка показана на рис. 4.18а.

При аналізі логіки роботи тригерів і динаміки їх перемикання зручно використовувати поняття активного і пасивного логічних сигналів. Активним будемо називати такий логічний сигнал, наявність якого хоча б на одному вході логічного елемента однозначно визначає його вихідний стан. Пасивні сигнали визначають вихідний стан ЛЕ з урахуванням сигналів, що діють на інших його входах.

Рис. 5.8. Електрична принципова схема асинхронного RS-тригера КМОНТЛ з інверсними інформаційними входами

Для логічних елементів АБО і АБОНЕ активним сигналом є логічна „1” (це випливає з правила алгебри логіки: якщо хоча б один член диз’юнкції дорівнює одиниці, то й сама диз’юнкція дорівнює одиниці), відповідно, пасивним сигналом є логічний „0”. Для логічних елементів І чи ІНЕ активний сигнал  логічний „0” (це випливає з правила алгебри логіки: якщо хоча б один член кон’юнкції дорівнює нулю, то й сама кон’юнкція дорівнює нулю), відповідно, пасивний сигнал  логічна „1”. З урахуванням викладеного, можна зробити висновок, що активні сигнали – це сигнали керування тригерів. Зокрема для асинхронного RS-тригера на логічних елементах АБОНЕ активним сигналом є логічна „1” (сигнал високого рівня напруги U¹), а для RS-тригера на елементах ІНЕ – логічний „0” (сигнал низького рівня напруги U⁰).

З таблиць справжності RS-тригерів з прямими і інверсними входами (рис. 5.4а і рис. 5.7в) видно, що невизначений стан тригерів має місце, коли на обох інформаційних входах діють активні сигнали, а коли на них пасивні сигнали тригер знаходиться у стані зберігання інформації.

Розглянемо більш докладніше невизначений стан асинхронного RS-тригера. При R = S = 1 тригер, схема якого наведена на рис. 5.4а, перебуває у стані Q = = 0, а при = = 0 тригер на рис. 5.7а  у стані Q = = 1. Такий стан асинхронного RS-тригера суперечить правилам алгебри логіки, оскільки Q ≠ , тому його виникнення в процесі роботи тригера порушує логіку роботи цифрової схеми. У зв’язку з цим стан RS-тригера при якому Q = повинен бути виключеним (забороненим) при використанні RS-три-герів у цифрових схемах, тому він носить назву забороненого стану. Для виключення забороненого стану співвідношення (5.4), (5.5) треба доповнити рівнянням

, (5.8)

а (5.6), (5.7)  рівнянням

. (5.9)

Співвідношення (5.8), (5.9) виключають одночасну появу активних сигналів на інформаційних входах асинхронних RS-тригерів з прямими і інверсними інформаційними входами, а тому виключають їх заборонений стан.

Заборонений стан асинхронного RS-тригера називають також невизначеним станом, оскільки він є невизначеним відносно стану зберігання інформації. Дійсно, наявність у забороненому стані активних (керуючих) сигналів на обох інформаційних входах RS-тригера встановлює його у симетричний стан, а при переході до режиму зберігання інформації (подача пасивних сигналів на входи R і S), RS-тригер перемикається з однаковими імовірностями, за рахунок процесу регенерації, у будь-який з двох стійких несиметричних станів. Це обумовлює невизначеність забороненого стану.

Перемикання асинхронного RS-тригера починається з того інформаційного входу на який надійшов активний сигнал і відбувається по тригерній петлі зворотного зв’язку. Динаміку перемикання асинхронного RS-тригера з прямими інформаційними входами (рис. 5.6а) ілюструють часові діаграми показані на рис. 5.9а. Діаграми побудовані без урахування впливу перехідних процесів на фронти сигналів (ідеальні прямокутні імпульси) для граничного режиму перемикання RS-тригера, у якому перемикання відбувається на максимальній частоті f_max. Розглянемо ці часові діаграми більш докладніше.

Нехай початково тригер знаходиться у нульовому стані Q = 0, = 1 і в деякий момент часу на його вхід S надходить активний сигнал (сигнал керування) високого рівня S = 1. Цей сигнал з затримкою на інтервал часу, який дорівнює затримці поширення сигналу t_зп, перемикає логічний елемент АБОНЕ, на виході якого фіксується стан інверсного виходу тригера (рис. 5.9б). На виході з’являється сигнал низького рівня = 0, який по зворотному зв’язку практично миттєво надходить на вхід елемента АБОНЕ, на виході якого фіксується стан прямого виходу тригера Q (рис. 5.9б). Наявність двох логічних нулів на входах цього елемента викликає, з затримкою на t_зп, його перемикання у стан логічної „1”. На виході Q тригера з’являється сигнал високого рівня Q = 1, який по зворотному зв’язку надходить на вхід другого логічного елемента АБОНЕ підтверджуючи вихідний стан тригера = 0.

Рис. 5.9. Часові діаграми перемикання асинхронного RS-тригера (а) і розповсюдження сигналу, що викликав перемикання, по тригерній петлі зворотного зв’язку (б)

Таким чином, перехід асинхронного RS-тригера у новий стан після надходження керуючого сигналу відбувається з затримкою перемикання

t_з.пер = 2t_зп, (5.10)

яка дорівнює сумарній затримці всіх логічних елементів у тригерній петлі зворотного зв’язку, показаній на рис. 5.9б суцільною лінією. Якщо зразу після встановлення тригера у стан Q = 1, = 0 на його інформаційні входи подати сигнали R = 1, S = 0, то перемикання почнеться від входу R по тригерній петлі зворотного зв’язку показаній на рис. 5.9б пунктирною лінією і закінчиться теж за проміжок часу t_з.пер = 2t_зп. Зазначимо, що інтервали часу, виділені на рис. 5.9а пунктирними лініями, дорівнюють затримці поширення сигналу t_зп у одному логічному елементі АБОНЕ, а послідовні у часі зв’язки між фронтами сигналів показані лініями зі стрілками.

З часових діаграм (рис. 5.9а) випливає, що мінімальний період надходження імпульсів мінімальної тривалості, які викликають безперебійне перемикання асинхронного RS-тригера, тобто розділяючий час t_роз, дорівнює

t_роз = 4t_зп. (5.11)

З урахуванням (5.11) максимальна частота перемикання RS-тригера визначається співвідношенням:

f_max = 1/(4t_зп). (5.12)

Часові параметри тригера t_з.пер і t_роз можна знайти безпосередньо зі схеми тригера (рис. 5.9б), визначивши кількість логічних елементів з затримкою поширення t_зп у тригерній петлі зворотного зв’язку.

Рис. 5.10. Графічне умовне зображення мікросхеми 564ТР2

Відзначимо ще одну особливість динаміки перемикання асинхронного RS-тригера. З часових діаграм на рис. 5.9а видно, що існують інтервали часу тривалістю t_зп, коли тригер перебуває у забороненому стані Q = = 0. Таке явище отримало назву ризику збою. Тривалість забороненого стану t_зп досить мала і не позначається на роботі цифрової схеми, якщо вихідні сигнали тригера керують її елементами з затримкою перемикання більшою за t_зп. Однак, при використанні в цифровій схемі швидкодіючих елементів з малими порівняно з t_зп затримками перемикання імовірність збою зростає.

Асинхронні RS-тригери випускають, як самостійні вироби у складі деяких серій інтегральних мікросхем. Зокрема вони входять до серій КМОНТЛ 564, 1554, 1594. Як приклад, наведемо мікросхеми, які містять чотири RS-тригери з трьома станами виходів: 564ТР2 (CD40431), КР1554ТР2 (74AC279), КР1594ТР2 (74ACT279). В дужках вказані закордонні функціональні аналоги мікросхем.

Умовне зображення мікросхеми 564ТР2 (CD40431) наведено на рис. 5.10. Вхід EZ є загальним для всіх RS-тригерів мікросхеми. Сигнал EZ = 1 встановлює виходи всіх тригерів у стан високого імпедансу. Зазначимо, що мікросхема має виводи тільки від прямих виходів RS-тригерів Q. При EZ = 0 стан цих виходів встановлюється окремо для кожного тригера сигналами на інформаційних входах R і S.

	Cn Sn Rn Qn+1 0   Qn 1 0 0 Qn 1 0 1 0 1 1 0 1 1 1 1 н/с
а	б
Рис. 5.11. Таблиця справжності (а) і умовне графічне зображення синхронного RS-тригера (б)

5.3.2. Синхронний RS-тригер. Синхронний RS-тригер окрім інформаційних входів R і S має вхід синхронізації С. Таблиця справжності такого тригера з прямим статичним керуванням і умовне графічне зображення наведені на рис. 5.11.

Як видно з таблиці справжності при відсутності на вході синхронізації керуючого сигналу (C = 0) не залежно від стану входів R і S тригер знаходиться у стані зберігання інформації. При наявності на вході синхронізації керуючого сигналу (C = 1), тригер перемикається згідно таблиці справжності асинхронного RS-тригера (рис. 5.4а).

Сn Sn Rn Qn Qn+1 0 0 0 0 0 0 0 0 1 1 0 0 1 0 0 0 0 1 1 1 0 1 0 0 0 0 1 0 1 1 0 1 1 0 0 0 1 1 1 1 1 0 0 0 0 1 0 0 1 1 1 0 1 0 0 1 0 1 1 0 1 1 0 0 1 1 1 0 1 1 1 1 1 0  1 1 1 1 
а	б
Рис. 5.12. Розширена таблиця справжності синхронного RS-тригера (а) і побудована по ній діаграма Вейча (б)

Логічне рівняння синхронного RS-тригера можна одержати, якщо таблицю справжності на рис. 5.11а записати у розширеному вигляді і виконати мінімізацію за допомогою діаграм Вейча. Розширена таблиця справжності показана на рис. 5.12а, а результати мінімізації функції виходу Q_n+1 синхронного RS-тригера наведені на рис. 5.12б.

Як можна бачити з рис. 5.12б за результатами мінімізації функція виходу Q_n+1 синхронного RS-тригера має дві тупикові форми:

Q_n+1 = Q_n + C_nS_n + =

= Q_n + C_n(S_n + ), (5.13)

Q_n+1 = Q_n + C_nS_n + . (5.14)

Порівняння співвідношень (5.13) і (5.2) дозволяє зробити загальний висновок про зв’язок між логічними рівняннями синхронного і асинхронного тригерів. Логічне рівняння синхронного тригера є логічною сумою двох кон’юнкції: кон’юнкції змінної прямого виходу тригера Q_n з інверсним значенням логічної змінної входу синхронізації C_n і кон’юнкції прямого значення C_n з логічним рівнянням асинхронного тригера. Це правило є загальним для всіх типів тригерів і у подальшому буде використане для одержання логічних рівнянь синхронних тригерів на підставі рівнянь асинхронних тригерів.

Рис. 5.13. Синхронний RS-тригер з прямим статичним керуванням: а – схема в базисі ІНЕ; б –електрична принципова схема КМОНТЛ

Схема синхронного RS-тригера з прямим статичним керуванням на базових логічних елементах Шеффера і електрична принципова схема такого тригера комплементарної МОН-транзисторної логіки показані на рис. 5.13.

В схемі на рис. 5.13а бістабільною коміркою, що зберігає інформацію, є асинхронний RS-тригер з інверсними інформаційними входами і , реалізований на логічних елементах DD2, DD4 (в принциповій схемі на рис. 5.13б він побудований на транзисторах VT5  VT12), а логічні елементи DD1, DD3 утворюють схему пристрою керування тригера (на рис. 5.13б такий пристрій реалізований на транзисторах VT1  VT4 і VT13  VT16).

Оскільки логічний “0” є активним сигналом для тригерів реалізованих в базисі ІНЕ, то коли С = 0, при будь-яких значеннях логічних сигналів на входах S і R, на входах асинхронного RS-тригера на елементах DD2, DD4 (рис. 5.13а) сигнали , які утримують цей тригер (див. таблицю справжності на рис. 5.7в), а тому і синхронний RS-тригер в цілому, у стані зберігання інформації. При наявності на вході С пасивного сигналу  логічної “1”, синхронний RS-тригер, в залежності від сигналів на входах S і R, перемикається згідно таблиці справжності асинхронного RS-тригера з прямими інформаційними входами (рис. 5.4а). Дійсно, якщо, наприклад, S = 1, R = 0, то на входах асинхронного RS-тригера комбінація сигналів = 0, = 1 яка встановить цей тригер у стан Q = 1, = 0, тобто відносно логічних сигналів на входах S і R тригер перемикається згідно таблиці справжності асинхронного RS-тригера з прямими інформаційними входами (рис. 5.4а). Це має місце і для інших комбінацій сигналів на входах S і R.

Визначити параметри швидкодії синхронного RS-тригера з прямим статичним керуванням можна на підставі затримки поширення сигналу t_зп логічних елементів 2ІНЕ, на яких побудована схема такого тригера. Для цього треба визначити кількість ЛЕ у тригерній петлі зворотного зв’язку, які повинні перемкнутися при переході до іншого стану тригера. При С = 1 послідовність таких перемикань ЛЕ при надходженні керуючого сигналу високого рівня (логічної „1”) на вхід R показана суцільною лінією зі стрілками на рис. 5.13а. Як можна бачити для встановлення стану синхронного RS-тригера Q = 0, = 1 послідовно повинні перемкнутися три логічних елемента. Тому затримка перемикання тригера при надходженні керуючого сигналу на вхід R визначається співвідношенням t_з.перR = 3t_зп. Якщо при C = 1 керуючий сигнал (логічна „1”) надходить на вхід S тригера, то, завдяки симетрії схеми тригера, затримка перемикання також дорівнює t_з.перS = 3t_зп (в цьому випадку послідовно перемикаються елементи DD1, DD2, DD4). Таким чином мінімальний період надходження імпульсів мінімальної тривалості, які забезпечують перемикання тригера, а отже розділяючий час синхронного RS-тригера з прямим статичним керуванням визначається співвідношення:

t_роз = t_з.перR + t_з.перS = 6t_зп. (5.15)

З (5.15) для максимальної частоти перемикання такого тригера отримаємо

f_max = 1/(6t_зп). (5.16)

Синхронний RS-тригер з зворотним динамічним керуванням (керування зрізом імпульсу, тобто перепадом з U¹ до U⁰) може бути побудований за двоступеневою схемою, яка наведена на рис. 5.14а.

Рис. 5.14. Синхронний RS-тригер з зворотним динамічним керуванням: а – схема, б – умовне графічне зображення

Відзначимо, що у цій схемі входи синхронізації RS-тригерів з прямим статичним керуванням DD1 і DD2 об’єднані між собою через інвертор DD3. Тригер DD1 є ведучим, а DD2 – веденим тригером. Завдяки інвертору запис інформації при С = 1 спочатку відбувається у ведучий тригер DD1, а оскільки в цьому випадку на вході синхронізації веденого тригера діє сигнал = 0, він знаходиться у стані зберігання інформації. Тому стан синхронного RS-тригера, тобто його виходів Q і , які є виходами веденого тригера, залишається незмінним. Зміна стану синхронного RS-тригера з динамічним керуванням відбувається у короткий проміжок часу, коли ведучий тригер DD1 переводиться сигналом C = 0 у стан зберігання інформації. В цьому випадку сигнал = 1 з виходу DD3 дозволяє запис інформації у ведений тригер згідно сигналам S = Q і R =  (рис. 5.14а), які є сигналами на виходах ведучого тригера. Тому ведений тригер у відповідності з таблицею справжності асинхронного RS-тригера (рис. 5.4а) повторює стан ведучого тригера на момент надходження сигналу C = 0.

Часові діаграми, які ілюструють перемикання двоступеневого синхронного RS-тригера з динамічним керуванням, показані на рис. 5.15. Для спрощення ці діаграми побудовані без врахування затримок тригерів DD1, DD2 і інвертора DD3. Вважається, що початково ведучий DD1 і ведений DD2 тригери знаходяться у нульовому стані: Q = Q = 0, =  = 1.

Рис. 5.15. Часові діаграми двоступеневого синхронного RS-тригера

В інтервалі часу t₁ < t < t₃, коли на вході синхронізації тригера C діє сигнал високого рівня U¹ (C = 1), ведучий тригер DD1 знаходиться у активному стані, тоді як ведений тригер DD2, завдяки = 0  у стані зберігання інформації. Тому коли в момент часу t = t₂ на вхід S надходить сигнал високого рівня U¹ (S = 1 при R = 0) ведучий тригер перемикається у стан логічної „1” (Q = 1,  = 0), тоді як ведений тригер, а тому і синхронний RS-тригер з динамічним керуванням не змінюють свій стан (Q = 0, = 1). Зміна відбувається у момент часу t₃ в межах зрізу (перепаду від U¹ до U⁰) тактового імпульсу на вході синхронізації С. Саме в цей момент часу сигнал С = 0 переводить ведучий тригер DD1 у стан зберігання інформації, яка занесена в нього на момент часу t₃, а сигнал = 1 дозволяє перезапис інформації із ведучого у ведений тригер DD2. В інтервалі часу t₃ < t < t₄ запис інформації блокована, оскільки ведучий тригер знаходиться у стані зберігання інформації (С = 0), а саме через нього записується інформація у двоступеневий тригер. З часових діаграм видно, що при t > t₄, коли С = 1 зміна стану синхронного RS-тригера з динамічним керуванням також не відбувається, хоча в момент часу t₅ на його вхід R надходить перешкода, яка скидає ведучий тригер DD1 у нульовий стан Q = 0,  = 1.

Таким чином, синхронний RS-тригер на рис. 5.14а сприймає інформацію тільки у короткі проміжки часу, коли на вході синхронізації C діє перепад напруги від U¹ до U⁰. При статичних рівнях сигналу на цьому вході С = U⁰ (0), С = U¹ (1) або при наявності на ньому перепаду напруги від U⁰ до U¹ тригер знаходиться у стані зберігання інформації. Таким чином, керуючим сигналом на вході синхронізації RS-тригера зі зворотним динамічним керуванням (керування зрізом імпульсу) є перепад напруги . Таблиця переходів такого тригера показана на рис. 5.16. Зазначимо, що тут використано термін не „таблиця справжності”, а „таблиця переходів”, оскільки перший термін є не зовсім коректним, тому, що в даному випадку у таблиці використовуються не тільки значення булевих змінних 0 і 1, але й перепади напруги від U⁰ до U¹ та від U¹ до U⁰. В подальшому термін „таблиця переходів” будемо використовувати для опису логіки роботи всіх синхронних тригерів з динамічним керуванням, хоча такий термін є слушним також й для тригерів зі статичним керуванням.

Cn Sn Rn Qn+1 0, 1,   Qn 0 0 Qn 0 1 0 1 0 1 1 1 н/с

Рис. 5.16. Таблиця переходів RS-тригера з керуванням зрізом імпульсу

Зазначимо ще одну особливість, що випливає з часових діаграм (рис. 5.15), а саме те, що тригери з динамічним керуванням менш схильні до впливу перешкод ніж тригери зі статичним керуванням. Дійсно, як можна бачити з часових діаграм, ведучий тригер DD1 (рис. 5.14а), який є по суті RS-тригером зі статичним керуванням, перемикається під дією перешкоди у момент часу t₅, тоді як стан двоступеневого RS-тригера зі зворотним динамічним керуванням остається незмінним.

Умовне графічне зображення на принципових схемах двоступеневого синхронного RS-тригера зі зворотним динамічним керуванням показано на рис. 5.14б. Про наявність в схемі двох тригерів, тобто про MS-тип структури свідчать дві букви Т в полі умовного зображення.