Фаза вибору - це час, за який команда вибірається з пам’ті та записується в регістр команд (рк).

Фаза виконання-це час,потрібний для дешифрації коду команди, перетворення його в керуючі сигнали та реалізації команди.

3. Машиний цикл (МЦ)-це складова частина циклу команд, число яких для різних команд неоднаково і коливається від 1 до 5. МЦ потрібен кожен раз, коли ЦП звертається до пам’яті або до порту вводу-виводу, а в самому МЦ може бути від 3-х до 5-ти тактів (або станів). Приклад ЦК з 3-ма зверненнями до пам’яті і який має 3-и МЦ, наведений на мал. 1.4.

На початку кожного МЦ ЦП видає на ШД байт даних, який характеризує стан внутрішних вузлів в МП. Ця інформація знаходиться на ШД під час дії сигналу SYNC, який завжди з’являється в першому такті будь-якого МЦ.

Ця інформація про стан МП по сигналу строба видачі слова стану (СВСС) записується до спеціального зовнішнього регістру слова стану процессора (PSW) і зберігається в ньому до появи нового наступного стробу і відповідного слова стану процесора, т.т. на протязі усього поточного МЦ. Строб видачі слова стану формується поза МП за логічним множенням сигналів F1 і SYNC. Таким чином, ШД на протязі короткого інтервалу часу використовується для видачі та запису до регістру PSW слова стану МП, а решту часу – по своєму прямому призначенню. Таке штучне мультеплексування ШД дозволяє зменьшити кількість виводів інтегральної мікросхеми МП.

Дані про стан МП вказують на дії, які будуть виконуватися за поточний МЦ. Існує десять типів різновидів МЦ та їм відповідних слів станів МП, що наведені в табл.1.1.

Слова станів МП Табл. 1.1.

N п.п.	Тип МЦ	Формат слова стану (СС)
		D7	D6	D5	D4	D3	D2	D1	D0
1	Вибір команди (М1)	1	0	1	0	0	0	1	0
2	Читання з пам’яті	1	0	0	0	0	0	1	0
3	Запис до пам’яті	0	0	0	0	0	0	0	0
4	Читання стеку	1	0	0	0	0	1	1	0
5	Запис до стеку	0	0	0	0	0	1	0	0
6	Ввід	0	1	0	0	0	0	1	0
7	Вивід	0	0	0	1	0	0	0	0
8	Підтвердження дозволу переривання	0	0	1	0	0	0	1	1
9	Підтвердження зупинки	1	0	0	0	1	0	1	0
10	Підтвердження переривання при зупинці	0	0	1	0	1	0	1	1

Кожен розряд слова стану МП відповідає певному сигналу, імена та призначення яких наведені в табл. 1.2.

Призначення розрядів слова стану МП Табл.1.2.

Розряд	Ім’я сигналу	Зміст сигналу	Призначення сигнала
D7	MEMR	Читання з пам’яті	В данному циклі буде виконуватися читання з пам’яті
D6	INP	Ввід	На ША встановлена адреса ЗП. Очікується ввід даних в МП
D5	M1	Вибір 1-го байту команди	Поточний цикл служить для вибору 1-го байту команди
D4	OUT	Вивід	Н а ША встановлена адреса ЗП. Очікується вивід даних по сигналу WR
D3	HLTA	Підтвердження зупинки	Відгук на команду HLT
D2	STACK	Стек	На ША встановлена адреса з SP. Очікується виконання операцій зі среком
D1	____ WO	Запис/Вивід	На ШД знаходяться дані для запису до пам’яті або для виводу до ЗП
D0	INTA	Підтвердження переривання	Стробування адреси запиту на переривання при дії сигналу DBIN

Характеристики роботи МП, як правило, подаються у вигляді часових діаграм, на яких послідовність подій подається як функція часу. Як приклад, розглянемо часову діаграму виконання команди вводу, яка наведена на мал.1.5. Спочатку визначемо формат команди вводу. Він буде: IN<адреса порту вводу>.

Це 2-хбайтова команда, в якій в 1-му байті міститься КОП, а в другому – операнд, який є адресою порту вводу, т.т.

КОП

АДРЕСА

Н а діаграмі для позначення наявності або відсутності сигналів А0-А15, D 0-D7 використовується або відповідно.

Як це слідує з діаграми ЦК команди IN складається з трьох МЦ, при цьому МЦ1, як і для всіх інших команд, є циклом вибору коду команди(цикл М1 або основний цикл), МЦ2 – це цикл читання пам’яті, а МЦ3 - це цикл вводу даних від ЗП.

Перед початком ЦК в програмному лічильнику РС встановлюється адреса 1-го байту поточної команди і в такті Т1 вміст РС подається до регістру адреси (РА), а з нього – до буферу адреси (БА), після чого значення адреси 1-го байту команди з’являється на ША А15-А0. Одночасно з цим ця ж адреса поступає до схеми інкремент-декрименту(CIД), де її значення збільшується на одиницю. Тим самим МП готує основу для належного виконання поточної або наступної команди. У цьому ж такті по фронту F2 сигнал SYNC приймає значення “1”, що свідчить про наявність на ШД D7-D0 слова стану (СС) процесора, яке визначає дїї МП в поточному циклі.

На початку другого такту Т2 на основі логічної операції “І” над сигналами F1 та SYNC формується строб видачі слова стану (СВСС), по якому це слово записується до зовнішнього регістру PSW і зберігається в ньому на протязі поточного циклу. Крім цього під час такту Т2 кожного МЦ провадиться перевірка значень сигналів READY, HOLD, HLTA, які можуть примусити зробити затримку у виконанні даного МЦ. Так, наприклад, якщо сигнал READY=0, а це означає, що пам’ять (або ЗП) не готова для видачі даних, то МП перейде у стан очікування, який триває досить довго, але кінцеве число тактів до появи відповідних значень сигналів READY, HOLD. Якщо причин для очікування немає, то МП обов’язково переходить до наступного такту Т3, а в програмний лічильник РС записується адреса, що була сформована в CIД.

В цьому такті вже при наявному активному рівні сигнала DBIN МП виконує читання з пам’яті першого байту команди, який містить в собі КОП поточної команди. Цей байт поступає до регистру команд (РК) і передається до дешифратора команд (ДК).

У четвертому такті Т4 МП виконує декодування КОП поточної команди і по його результатам викликає відповідні мікропрограми, які дозволяють реалізувати цю команду. З дешифрації витікає, що команда IN є 2-х байтовою і потребує для своєї реалізації ще два МЦ, з яких один – читання 2-го байту команди з адресою порту ввода даних, а інший саме і є циклом вводу даних в МП.

З цих причин МП переходить до виконання МЦ2, на початку якого у тактах Т1 і Т2 знову з’являється сигнал SYNC, створюється на ШД слово стану процесора і формується СВСС. В такті Т3 по сигналу DBIN проводиться згідно з адресою, що була в РС, читання пам’яті і другий байт команди IN вводиться в МП і розміщується в регистрі W. В подальшому він буде використований для формування адреси порту ввода даних від ЗП. На цьому закінчується фаза вводу команди в МП, бо її два байта вже зчитані з пам’яті, і настає фаза виконання команди, яка відповідає третьому МЦ циклу команди.

У третьому циклі МЦЗ на протязі Т1 і Т2 картина повторюється за тим винятком, що СС процесора відрізняється від попередніх і відповідає циклу вводу даних від ЗП, а в РС знаходиться адреса, яка була у другому байті команди IN.

В такті Т3 по сигналу DBIN дані від ЗП приймаються відповідним портом вводу і по ШД поступають в МП, де розміщуються в акумуляторі (АСС).

В даному випадку ввід інформації був пов’язаний із зверненням до ЗП, що обумовило окремий МЦ, т.т. МЦ3. Якщо ж виконання команди реалізується винятково засобами ЦП і потреби у зверненні до пам’яті або ЗП не має, то виконання команди відбувається в четвертому (Т4) або п’ятому (Т5) тактах поточного МЦ т.т. ЦК у цьому випадку має менше циклів і вони є довшими.