Руководство пользователя по сигнальным процессорам Sharc
.pdf
671
IRPTL и IMASK
31 |
30 |
29 |
28 |
27 |
26 |
25 |
24 |
23 |
22 |
21 |
20 |
19 |
18 |
17 |
16 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
SFT3I
Прерывание 3 программы пользователя
SFT2I
Прерывание 2 программы пользователя
SFT1I
Прерывание 1 программы пользователя
SFT0I
Прерывание 0 программы пользователя
FLTII
Исключение ошибки при операции с плавающей точкой
FLTUI
Исключение потери значащих разрядов результата с плавающей точкой
FLTOI
Исключение при переполнении результата с плавающей точкой
FIXI
Исключение при переполнении результата фиксированной точкой
EP0I
DMA через буфер 0 внешнего порта (или буфер 4 линк-портов)
EP1I
DMA через буфер 1 внешнего порта (или буфер 5 линк-портов)
IEP2
DMA через буфер 2 внешнего порта
IEP3
DMA через буфер 3 внешнего порта
LSRQI
Запрос обслуживания линк-порта
CB7I
Переполнение циклического буфера 7 DAG1
CB15I
Переполнение циклического буфера 15 DAG2
TMZI
Таймер=0 (низкий приоритет)
15 |
14 |
13 |
12 |
11 |
10 |
9 |
8 |
7 |
6 |
5 |
4 |
3 |
2 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
LP3I
DMA через буфер 3 линк-портов
LP2I
DMA через буфер 2 линк-портов
SPT1I
Передача по DMA через SPORT1 (или буфер 1 линк-портов)
SPT0I
Передача SPORT0 DMA
SPR1I
Прием по DMA через SPORT1 (или буфер 0 линк-портов)
SPR0I
Прием по DMA через SPORT0
Значения битов по умолчанию только для IMASK; IRPTL очищен после сброса. Для IMASK: 1=не маскировано (разрешено), 0=маскировано (запрещено).
RSTI
Сброс (не маскируемо, только для чтения)
SOVFI
Стек полон/переполнен
TMZI
Таймер=0 (высокий приоритет)
VIRPTI
Многопроцессорное векторное прерывание
IRQ2I
IRQ2
выставлен
IRQ1I
IRQ1
выставлен
IRQ0I
IRQ0
выставлен
прерываний |
векторов Адреса |
|
F |
F Адреса векторов прерываний
Бит IIVT в регистре управления SYSCON может быть использован для отмены зависимости расположения таблицы векторов прерываний от режима загрузки. Если ADSP 2106x не загружается (режим «нет начальной загрузки»), установка бита IIVT в 1 определяет расположение таблицы векторов прерываний во внутренней памяти, если IIVT=0, выбирается расположение таблицы векторов прерываний во внешней памяти. Если ADSP 2106x загружается из внешнего источника (любой режим, кроме режима «нет начальной загрузки»), установка IIVT не имеет никакого эффекта.
672
Глоссарий 
G
Термин |
Определение |
Ядро процессора (core ядро цифрового сигнального процессора ADSP 21000 – processor) программный автомат, кэш команд, таймер, генератор
адреса данных 1 (DAG1), генератор адреса данных 2 (DAG2), регистровый файл (R15 0), вычислительные устройства. Ядро процессора не включает внутреннюю память процессоров ADSP 2106х, внешний порт и устройство ввода вывода (IOP).
Под действиями, «выполняемыми ядром процессора», подразумеваются действия, вызываемые исполняемой ADSP 2106х программой. Они различаются с действиями, выполняемыми контроллером прямого доступа в память (DMA) на кристалле или ведущим внешней шины, хост процессором или другим ADSP 2106х.
Внешняя шина (external bus)
Многопроцессорная
система (multiprocessor system)
Пространство памяти многопроцессорной системы (multiprocessor memory space)
Регистр устройства ввода вывода (регистр IOP)
сигналы DATA47 0, ADDR31 0, 
, 
, 
, 
, ADRCLK, PAGE, 
, ACK и 
.
система, состоящая из группы ADSP 2106х, которая может не иметь хост процессора; процессоры соединяются через внешнюю шину и/или через линк порты.
часть карты памяти, которая объединяет внутреннюю память и регистры устройства ввода вывода (IOP) каждого ADSP 2106х в многопроцессорной системе; это адресное пространство отображается в общее адресное пространство ADSP 2106х.
любой из регистров управления, состояния и буфера данных устройства ввода вывода ADSP 2106х.
673
G Глоссарий
Ведомый или режим ведомого (bus slave or slave mode)
ADSP 2106х может быть ведомым по отношению к другому ADSP 2106х или хост процессору (ADSP 2106х становится ведомым хост процессором, когда
возвращается сигнал 
).
Цикл передачи шины (BTC – Bus Transition Cycle)
Цикл перехода шины хост процессору (HTC
– Host Transition Cycle)
Асинхронная передача (asynchronous transfers)
цикл, в котором управление внешней шиной переходит от одного ADSP 2106х к другому (в многопроцессорной системе).
цикл, в котором управление внешней шиной передается от ADSP 2106х хост процессору – в течение этого цикла ADSP 2106х перестает управлять сигналами
, 
, ADDR31 0, 
, ADRCLK, PAGE, 
и
, которые затем должны управляться хост процессором.
асинхронный доступ хост процессора к ADSP 2106х; после того, как хост процессор получил управление внешней шиной ADSP 2106х, он должен выставить
сигнал 
того ADSP 2106х, к которому хочет иметь
доступ; ADSP 2106х использует сигнал REDY, чтобы добавить состояния ожидания асинхронного доступа.
Синхронная передача (synchronous transfers)
Прямое чтение и прямая запись (direct reads & writes)
Буферы FIFO внешнего порта
синхронный доступ хост процессора к ADSP 2106х; сигнал 
не выставлен, и хост процессор должен
работать аналогично другому ADSP 2106х в многопроцессорной системе — генерировать адрес в пространстве памяти многопроцессорной системы,
устанавливать сигналы 
или 
/и выводить или
фиксировать данные; ADSP 2106х использует ACK чтобы добавить состояния ожидания синхронного доступа.
прямой доступ к внутренней памяти или к регистрам IOP ADSP 2106х другим ADSP 2106х или хост процессором.
EPB0, EPB1, EPB2 и EPB3 – регистры устройства ввода вывода, которые используются для передачи
674
Глоссарий G
(external port FIFO |
данных с использованием прямого доступа в память |
buffers) |
(DMA) через внешний порт и передачи одного слова |
|
данных (осуществляемых из других ADSP 2106х или |
|
из хост процессора); эти буферы являются 6 |
|
уровневыми FIFO. |
Передача одного слова данных (single word data transfer)
чтение и запись через буферы EPBх внешнего порта, которые выполняются извне ведущим или изнутри ядром ведомого процессора ADSP 2106х; это происходит, когда DMA заблокирован в регистрах управления DMACx.
Передача одного слова данных (single word data transfer)
(хост процессор) чтение и запись через буферы EPBх внешнего порта, которые выполняются извне хост процессором или изнутри ядром процессора ADSP2106х; это происходит, когда DMA заблокирован в регистрах управления DMACx.
Линк порт и буфер линк порта (link port vs. Link buffer)
Линк порты получают и передают данные через свои выводы LxDAT3 0; шесть независимых буферов линк портов могут соединяться с любым из шести линк портов.
48 разрядное слово (48 bit обычно подразумевается командное слово, но может word) быть также 48 разрядная команда и 40 разрядное
значение данных повышенной точности, которое передается внутри 48 разрядного слова; 48 разрядное слово использует три 16 разрядных столбца памяти.
32 разрядное слово (32 bit стандартное 32 разрядное слово данных; использует word) два 16 разрядных столбца памяти.
16 разрядное слово (16 bit 16 разрядное короткое слово данных; использует word) один 16 разрядный столбец памяти.
Память данных (DM – область памяти, в которой хранятся 32 разрядные data memory) слова данных и 16 разрядные короткие слова;
подразумевается, что шина памяти данных (DM) используется для доступа (подробнее см. разделы «Обзор», «Двойной доступ к данным» и «Шины памяти и генерация адресов» в главе «Память» этого руководства).
675
G Глоссарий
Память программы |
область памяти, в которой хранятся 48 разрядные |
(PM – program |
командные слова и (опционально) 32 х и 40 разрядные |
memory) |
слова данных; подразумевается, что шина PM |
|
используется для доступа (подробнее см. главу |
|
«Память» этого руководства: разделы «Обзор», |
|
«Двойной доступ к данным», «Кэш команд и доступ по |
|
шине памяти программы» и «Шины памяти и генерация |
|
адресов»). |
Доступ к данным |
когда команда ADSP 2106х читает или записывает |
памяти программы |
данные по шине данных памяти программы; адрес |
(program memory data |
генерируется генератором адреса данных 2 (DAG2) по |
access) |
шине адреса памяти программы. |
Регистры управления |
регистры управления DMA для буферов ЕРВх внешнего |
DMACx (DMACx |
порта DMAC6, DMAC7, DMAC8, DMAC9 |
control registers) |
(соответствующие буферам ЕРВ0, ЕРВ1, ЕРВ2, ЕРВ3). |
Регистры управления |
см. регистры управления DMACx. |
прямым доступом в |
|
память (DMA control |
|
registers) |
|
Регистры параметров |
регистры адреса (II), модификации (IM), счетчика (С), |
DMA (DMA parameter |
указателя цепи (СР) и т.д., которые используются для |
registers) |
настройки передач по DMA. |
Блок управления |
набор значений регистров параметров прямого доступа в |
передачей (TCB – |
память, сохраненный в памяти, который загружается |
transfer control block) |
контроллером DMA процессора ADSP 2106х для |
|
цепочки операций DMA. |
Загрузка ТСВ цепочки |
процесс, в котором контроллер DMA ADSP 2106х |
(TCB chain loading) |
загружает блок управления передачей (ТСВ) из памяти |
|
и автоматически инициализирует регистры параметров |
|
DMA. |
Цикл или |
один цикл процессора на выводе CLKIN. |
процессорный цикл |
|
(cycle or processor |
|
cycle) |
|
676
Глоссарий G
Дополнительный цикл (extra |
цикл, который генерируется процессором, когда |
cycle) |
команда не может быть завершена за один цикл |
|
(т.е. чтобы предоставить дополнительный |
|
доступ к внутренней или внешней памяти); см. |
|
«Остановки при выполнении команд» в главе |
|
«Проектирование системы» этого руководства. |
«Залипший» бит состояния |
(в регистре состояния STKY) «залипший» бит |
(sticky status bit) |
состояния, установленный один раз и |
|
остающийся в таком состоянии, пока не будет |
|
явно обнулен (командой изменения бита |
|
состояния). |
Английская аббревиатура |
Определение |
IOP – Input Output Processor |
Устройство ввода вывода |
DAG – Data Address Generator |
Генератор адреса данных |
SPORT – Serial Port |
Последовательный порт |
PMA – Program Memory Address |
Адрес памяти программы |
PMD – Program Memory Data |
Данные памяти программы |
DMD – Data Memory Data |
Данные памяти данных |
EPA – External Port Address |
Адрес внешнего порта |
EPD – External Port Data |
Данные внешнего порта |
IOA – I/O Address |
Адрес ввода вывода |
IOD – I/O Data Данные ввода вывода
677
I Индексы
А
Адаптивная фильтрация 1 7 Адрес возврата 3 7 Адрес выборки 3 6 Адрес выполнения 3 6 Адрес декодирования 3 6
Адрес завершения цикла 3 18 Адреса коротких слов 5 11, 5 27 Адреса регистров IOP E 67 Адресация двумерных массивов 6 22 Адресация по модулю 1 6, 4 4
Адресация с использованием циклического буфера 4 6 Адресация с пост модификацией 4 4, 4 6
Адресация с пред модификацией 4 4, 4 6 Активный управляющий выход 7 9 Аналого цифровой преобразователь 1 7 Арифметическое исключение 1 5, 3 21, 3 22 Асинхронная запись 8 32
Асинхронная передача 8 1, 8 8, G 2 Асинхронное обращение 8 3, 11 5 Асинхронное обращение хост процессора 8 3, 6 41 Асинхронные прерывания 3 33
Асинхронный входной сигнал 11 11 Ассемблер 2 1, 4 12, 11 47
Б
Базовый адрес 4 1 Базовый адрес циклического буфера 4 1, 4 6 Банки памяти 5 38, E 32
Бит ALUSAT в регистре MODE1 2 7
Бит BHD в регистре SYSCON 6 40, 8 19, 9 16, 10 9, 10 38
Бит BR0 4 9
Бит BR8 4 9
Бит BSO в регистре SYSCON 11 35 Бит BSYN в регистре SYSTAT 7 20 Бит BUSLK в регистре MODE2 7 30
Бит CADIS (включение/отключение кэша) 3 42 Бит CAFRZ (фиксация кэша) 3 42
Бит CRBM в регистре SYSTAT 7 10 Бит DCPR в регистре SYSCON 6 26
Бит DWPD (задержка прямой записи) 7 23, 7 34 Бит EXTERN 6 10, 6 38
Бит FLSH 6 12, 6 36
Бит HMSWF в регистре SYSCON 8 22, 8 24 Бит HPM в регистре SYSCON 6 11, 8 22, E 28 Бит HSHAKE 6 10, 6 38
Бит IIVT в регистре SYSCON 3 26, F 2 Бит IMDWx в регистре SYSCON 5 33, 7 22 Бит INTIO 6 10, 7 27, 8 19
Бит IRPTEN 3 28
Бит IWT в регистре SYSCON 7 22, 8 9 Бит LEXT в регистре LCTL 9 5, E 48 Бит LRERRx в регистре LCOM 9 10, 9 22 Бит MASTER 6 12, 6 38
Бит MMSWS в регистре WAIT 5 42, 7 22, 7 24, 8 13, 11 51
Бит MSIZE E 28
Бит MSWF 6 10
Бит PCI 6 22, 6 28, 6 32, 6 33, 6 47
Бит PMODE 6 10, 6 36, 8 19, 8 20, 8 25, 11 33, E 40, Е 42
Бит RFSDIV 10 14
Бит RND32 в регистре MODE1 2 3, 2 7, 2 15, 5 34, 11 48
Бит SRCU в регистре MODE1 2 13
Бит SRD1H в регистре MODE1 4 3
Бит SRD1L в регистре MODE1 4 3
Бит SRD2H в регистре MODE1 4 3
Бит SRD2L в регистре MODE1 4 3
Бит SRRFH в регистре MODE1 2 27
Бит SRRFL в регистре MODE1 2 27
Бит SSE в регистре MODE1 5 14, 5 27, 11 49 Бит TIMEN в регистре MODE2 3 36
Бит TRUNC в регистре MODE1 2 5, 2 7 Бит VIPD в регистре SYSTAT 3 34
Бит разрешения DMA (DEN) 6 6, 6 9, 7 27, E 40 Бит разрешения цепочки DMA (CHEN) 6 28, E 40 Бит режима вложенности (NESTM) 3 22, 3 28 Бит состояния переполнения при приеме (ROVF) 10 9, 10 12 Бит состояния потери значащих разрядов при
передаче (TUVF) 10 8, 10 10, 10 26 Битреверсная адресация 4 4, 4 10 Биты CACC 2 8
Биты системного регистра E 64 Биты состояния упаковки 9 9, E 51
Блок управления передачей (TCB) 6 5, 6 29, G 4 Блоки памяти 3 7, 3 38, 5 3 Блокировка шины 7 29
Буфер 4 линк портов (LBUF4) 11 39
Буфер FIFO записи ведомого 7 22, 7 23, 8 9, 8 14 Буфер линк портов 6 17, 9 2, 9 15, E 28, E 48, E 69, G 3
Буфер прямой записи 7 22 Буферные регистры DMA 6 8
Буферы внешнего порта (EPBx) 6 5, 6 35, 7 26, 8 18 Буферы данных последовательного порта (RX/TX) 10 3
В
Ведомый процессор 7 3 Ведущий процессор 7 1 Вектор прерывания 3 21
Векторное прерывание 3 23, 3 33, 7 32, 11 38, 11 52 Векторы прерываний DMA 6 33
Взаимные семафоры 7 6, 7 23, 7 30 Включение таймера 3 36 Вложенность прерываний 3 28 Вложенные прерывания 3 27, 3 28 Вложенные циклы 3 19
678
Индексы I
Вложенный цикл 3 10, 3 14, 3 20 |
З |
|
Внешнее прерывание 3 21 |
Загрузка TCB цепочки 6 5, 6 34, G 4 |
|
Внешний порт 1 13, G 1 |
Задержанный переход (DB) 3 10, 11 38, 11 46, A 5 |
|
Внешняя память 5 3, 5 8, 11 43, 11 45 |
Задержка векторного прерывания E 35 |
|
Внешняя шина 5 34, 7 3, 8 3, G 1 |
Задержка записи в регистры IOP E 9 |
|
Возврат из подпрограммы (RTS) 3 10 |
Задержка прямой записи 7 22 |
|
Возврат из прерывания (RTI) 3 10 |
Задержка распространения 11 22 |
|
Временной сдвиг сигналов тактовой |
Задержка синхронизации 11 13 |
|
синхронизации 11 22 |
Задержка считывания 3 5, E 2 |
|
Временные диаграммы квитирования 9 14 |
«Залипший» бит состояния G 4 |
|
Время ожидания 3 23, 11 50 |
«Залипший» флаг состояния 2 4, 2 15, 3 6 |
|
Время ожидания прерывания 3 22 |
Запрет зависания буфера (BHD) 6 40, 7 27, 8 19, |
|
Время срабатывания 3 5 |
9 16, 10 9, 10 38, E 32 |
|
Время срабатывания при записи в регистр |
Запрос шины в многопроцессорной системе 7 8, 8 5 |
|
SYSCON 11 52 |
Знаковый флаг 2 9 |
|
Входные операнды ALU 2 6 |
И |
|
Входные операнды умножителя 2 11 |
||
Входные операнды устройства сдвига 2 19 |
Идентификатор процессора (ID) E 19 |
|
Входные сигналы тактовой синхронизации |
Извлечение данных из стека 3 18 |
|
последовательного порта 11 20 |
Извлечение данных из стека состояния 3 22 |
|
Входы прерываний IRQ2 0 3 21 |
Индексный регистр (I) 4 1 |
|
Выбор дополнительных регистров DAG 4 4 |
Интерфейс JTAG 11 12 |
|
Вывод LBOOT 11 8, 11 32 |
Исключение ошибки при операции с плавающей |
|
Выводы подключения питания 11 9 |
точкой 3 26 |
|
Выход с открытым стоком 7 16, 8 3, 8 9, 8 10, 8 |
Исключение потери значащих разрядов 2 3 |
|
16, E 28 |
Исключения при операции с плавающей точкой 2 4 |
|
Вычислительная операция B 1 |
Исключительная ситуация 2 4 |
|
Вычислительное поле B 1 |
К |
|
Г |
||
Кадровая синхронизация 10 21 |
||
Генератор адреса данных DAG1 4 1, 5 5, 11 45 |
Каналы DMA 6 4, 6 20 |
|
Генератор адреса данных DAG2 4 1, 5 5, 11 45 |
Каналы DMA внешнего порта 6 20, 7 28, 8 20 |
|
Генерация адреса DMA 6 23 |
Каналы DMA линк порта 6 16 |
|
Гистерезис 11&21 |
Каналы DMA последовательного порта 6 14 |
|
Границы округления 2 7, 2 15 |
Кластерная многопроцессорная система 7 5 |
|
Группа регистров IOP E 4 |
КМОП вход 11 19 |
|
Д |
Код условия 3 8, A 5 |
|
Код, неэффективно использующий кэш 3 42 |
||
Данные памяти программы 5 3, 5 4, G 4 |
Команда BIT CLR E 3 |
|
Данные повышенной точности 2 3, 5 33, G 3 |
Команда BIT SET 3 31, E 3 |
|
Двойное сложение вычитание 2 26 |
Команда BIT TGL E 3 |
|
Двухпортовая память 5 1 |
Команда BIT TST 3 8, E 3 |
|
Демпфирующий резистор 11 25 |
Команда BIT XOR 3 8 |
|
Дополнение кода условия 3 8 |
Команда BITREV 4 10, A 45 |
|
Дополнительные регистры 1 11, 2 27, 4 2 |
Команда CALL 3 9, 3 14 |
|
Дополнительный регистр MR (MRB) 2 13 |
Команда DO FOREVER 3 8 |
|
Дополнительный цикл 3 5, 4 12, 5 4, 11 44, E 2, G 4 Команда DO UNTIL 3 7, 3 13 – 3 20, A 5 |
||
Дополнительный цикл 3&8, 11&44 |
Команда FPACK 2 3, C 3 |
|
Дробные данные 2 5, 2 6 |
Команда FUNPACK 2 3, C 3 |
|
Дробный входной операнд 2 19 |
Команда IDLE 3 12, 3 21, 3 38 |
|
Дробный результат 2 12, 2 14 |
Команда JUMP 3&9 |
|
Дрожание фронтов 11 19 |
Команда JUMP (CI) 3 30 |
|
Дрожание фронтов сигнала тактовой |
Команда JUMP (LA) 3 10, 3 16 |
|
синхронизации 11 21 |
Команда LEFTO 2 23, В 77 |
|
Е |
Команда LEFTZ 2 23, В 76 |
|
Команда LOGB 2 6, В 36 |
||
Емкостная нагрузка 11 25 |
Команда MANT 2 6, В 35 |
|
679
I Индексы
Команда POP 3 30 |
Начальная загрузка 3 26, 11 30, E 30 |
Команда POP LOOP 3 18 |
Начальная загрузка из EPROM 5 39 |
Команда PUSH 3 30 |
Неактивный цикл при пересечении границы страницы |
Команда PUSH LOOP 3 18 |
5 42, 5 43 |
Команда RTI 3 22, 3 20 |
Небанковая память 5 38 |
Команда RTS 3 15, 3 31, A 27, A 33 |
Незадержанный переход 3 10 |
Команда RTS (LR) 3 15, 3 31 |
Ненормализованные операнды 2 2, 2 16 |
Команда двойного доступа к данным 5 3 |
Непосредственный модификатор 4 6 |
Команды JUMP и CALL 11 43 |
Неудачное обращение к кэшу 3 39 |
Команды операции с битами системного |
«Не число» (NAN) 2 2, 2 9, 2 17, C 2 |
регистра Е 2, 3 5, 3 7 |
10 12, E 33 |
Коммутатор шин 1 1 |
|
Компандирование 10 19, 10 29 |
О |
Компандирование по m закону 10 1 |
Обмен данными между шинами A 6 |
Компандирование по А закону 10 1 |
Обработка исключительной ситуации 2 4 |
Компилятор C A 51 |
Обращение к данным памяти программы 1 9, 3 3, 3 6, |
Конвейерное выполнение 3 3, 3 5, 3 12,3 15, |
11 44, G 3 |
3 17, 3 38 |
Обращение к данным по шине памяти программы 5 4, |
Конвейерное выполнение команд 3 3 |
11 38, 11 44 |
Конкурентное использование шины |
Ограничение времени управления шиной 7 15 |
I/O 6 26 |
Ограничения при выполнении циклов 3 14 |
Контекстное переключение 1 9, 1 11, 2 27, 4 3 |
Ограничения при обращении к регистрам IOP E 8 |
Контроллер DMA 1 12, 6 1, 6 20 |
Округление 2 4 |
Контроллер DRAM 11 10 |
Округление данных с плавающей точкой 2 7, 2 15 |
Короткие циклы 3 14, 3 15, 3 16, 3 17 |
Округление регистра MR 2 14 |
Косвенная адресация 4 5, 5 5 |
Операнд с фиксированной точкой 2 5 |
Косвенный переход 3 10 |
Операция ABS 2 9 |
Коэффициент деления частоты кадровой |
Операции ALU B 2 |
синхронизации 10 14 |
Операции умножителя B 48 |
Кэш команд 1 10, 3 5, 3 39 |
Операции устройства сдвига B 58 |
Л |
Операция NOP 3 10, A 48 |
Операция нахождения порядка (EXP) 2 19 |
|
Линии выбора памяти (MS3 0) 5 35, 5 39, |
Операция непосредственного сдвига B 58 |
6 42, E 30 |
Операция сравнения 2 9 |
Линии передачи 11 23 |
Операция чтение модификация запись 7 30, 7 31 |
Линк порт 7 4, 7 7, 11 17, 11 21, 11 47 |
Определение приоритета запроса шины 6 25, 7 14 |
М |
Определение приоритетов каналов DMA 6 23 |
Определяемые пользователем флаги состояний 3 6 |
|
Мантисса 2 3, B 35, С 1 |
Остановки при выполнении команд 11 52 |
Межпроцессорные команды 3 32 |
Отключение кэша 3 42, E 19 |
Многоканальный режим 10 1, 10 28 |
Отражения 11 20 |
Многопроцессорная сеть 1 18, 9 9, 10 5, 10 6 |
Очистка кэша A 47 |
Многопроцессорная система 7 1, 7 3, 8 3, |
Очистка прерывания (CI) 3 27, 3 30, A 5 |
G 1 |
Ошибка упаковки E 51, E 54 |
Многофункциональные команды 1 12, 2 11 |
|
Модификатор повторного входа в цикл |
П |
(LR) 3 15, 3 31, A 34 |
Память данных (DM) G 3 |
Модификатор прекращения работы цикла |
Память программы (РМ) 1 11, 5 3, 11 47, G 3 |
(LA) 3 10, 3 18 |
Передача одного слова данных 7 3, G 2 |
Н |
Передача по DMA 6 5 |
Перекрестные помехи 11 25 |
|
Нагрузка 11 18, 11 19, 11 25 |
Перенос в ALU 3 8 |
Накопление сравнений (CACC) 2 9 |
Перенос для результата с фиксированной точкой 2 8 |
Насыщение 2 11, 2 14 |
Переполнение ALU 2 8 |
Насыщение ALU 2 7 |
Переполнение при операции с плавающей точкой 3 27 |
Насыщение регистра MR 2 14 |
Переполнение при операции с фиксированной точкой |
Насыщение умножителя 2 14 |
3 27 |
680