Руководство пользователя по сигнальным процессорам Sharc
.pdf
Регистры Е
|
управления/состояния |
FS |
Состояние |
00 |
пустой |
01 |
не определено |
10частично заполненный
11полный
MASTER Разрешает DMA в режиме ведущего (Master Mode DMA Enable). Биты MASTER, HSHAKE и EXTERN используются в комбинации, которая описана ниже.
HSHAKE Разрешает DMA в режиме с квитированием (Handshake DMA Enable). Биты MASTER, HSHAKE и EXTERN используются в комбинации, которая описана ниже.
EXTERN Разрешает DMA во внешнем режиме с квитированием (External Handshake Mode DMA Enable). Определяет передачу по DMA из внешней памяти к внешнему устройству. В этом режиме HSHAKE должен быть равен 1, а MASTER равен 0.
Биты MASTER, HSHAKE и EXTERN конфигурируют режим DMA следующим
образом: |
|
|
|
|
M |
H |
E |
Режим DMA1 |
|
0 |
0 |
0 |
Режим ведомого. Запрос DMA генерируется, как только |
|
|
|
|
приемный буфер не пустой или передающий буфер не |
|
|
|
|
полный2. |
|
0 |
0 |
1 |
Зарезервирован |
|
0 |
1 |
0 |
Режим с квитированием. (Для ADSP 21060 и ADSP 21062 |
|
|
|
|
применяются только буферы EPB1, EPB2, каналы 7 и 8. Для |
|
|
|
|
ADSP 21061 применяются только буферы EPB0, EPB1, |
|
|
|
|
каналы 6 и 7.) Запрос DMA генерируется, когда выставлен |
|
|
|
|
сигнал на линии |
. Передача происходит, когда |
|
|
|
выставлен |
.2 |
0 |
1 |
1 |
Внешний режим с квитированием. (Для ADSP 21060 и |
|
|
|
|
ADSP 21062 применяются только буферы EPB1, EPB2, |
|
|
|
|
каналы 7 и 8. Для ADSP 21061 применяются только буферы |
|
|
|
|
EPB0, EPB1, каналы 6 и 7.) Идентичен режиму с |
|
|
|
|
квитированием, только данные передаются между внешней |
|
|
|
|
памятью и внешними устройствами. |
|
1 |
0 |
0 |
Режим ведущего. Контроллер DMA будет делать попытку |
|
|
|
|
передачи данных всякий раз, как только приемный буфер не |
|
|
|
|
пуст или передающий буфер не полон и содержимое счетчика |
|
641
EРегистры
управления/состояния
DMA не ноль.1 Для ADSP 21060 и ADSP 21062 |
|
должен удерживаться высоким (неактивен), если 7 канал в |
|
режиме ведущего, |
должен удерживаться высоким |
|
|
|
(неактивен), если канал 8 в режиме ведущего. В ADSP 21061 |
||
|
|
|
|
должен удерживаться высоким (неактивен), если 7 |
|
|
|
|
канал в режиме ведущего. |
|
|
1 |
0 |
1 |
Зарезервирован |
|
|
1 |
1 |
0 |
Пошаговый режим ведущего. (Для ADSP 21060 и ADSP |
||
|
|
|
21062 применяются только буферы EPB1, EPB2, каналы 7 и 8. |
||
|
|
|
Для ADSP 2161 применяются только буферы EPB0, EPB1, |
||
|
|
|
каналы 6 и 7.) В этом режиме выполняется пошаговое |
|
|
|
|
|
управление передачей данных с помощью сигнала |
– |
|
|
|
|
запрос DMA генерируется, когда выставляется |
. |
|
|
|
|
Запросы |
работают так же, как в режиме с |
|
|
|
|
квитированием. Передача данных по шине происходит, когда |
||
выставлены 
и 
. Адрес управляется, как в
стандартном режиме ведущего. Не требуется никаких внешних логических схем, чтобы объединять по «ИЛИ» пары
|
|
|
– |
и |
– |
, что позволяет |
|
|
|
осуществлять обращение к буферу с нулевыми состояниями |
|||
|
|
|
ожидания и без состояний простоя. Чтобы управлять |
|||
|
|
|
пошаговым режимом ведущего, используются состояния |
|||
|
|
|
ожидания и сигнал подтверждения (АСК); см. раздел 5.4.4 в |
|||
|
|
|
главе 5, Память. |
|
|
|
1 |
1 |
1 |
Зарезервирован |
|
|
|
1.Когда канал DMA внешнего порта настроен для вывода (т.е. TRAN=1), буфер ЕРВх начнет заполняться сразу после того, как канал DMA станет доступен. Буфер ЕРВх
начнет заполняться, даже если не выставлен 
, или чтение буфера DMA в режиме ведомого еще не было произведено.
2.Если данные будут считываться из ADSP 2106x (т.е. TRAN=1), буфер EPBx будет заполнен, как только бит DEN будет установлен в 1.
Е.13. Регистр состояния каналов DMA (DMASTAT)
Регистр DMASTAT содержит биты состояния каждого канала DMA. Этот регистр отображается в карте внутренней памяти по адресу 0х0037. Бит
642
Регистры Е управления/состояния
состояния канал активен будет установлен для определенного канала, если DMA разрешен и текущая последовательность DMA еще не выполнена. Бит состояние цепочки операций установлен тогда, когда канал выполняет цепочку операций в настоящее время или выполнение цепочки отложено. Существует задержка в один цикл между изменением внутреннего состояния и его обновлением в регистре DMASTAT.
Бит |
Определение |
|
0 |
Состояние 0 канала DMA1 |
|
1 |
Состояние 1 канала DMA1 |
|
2 |
Состояние 2 канала DMA1 |
|
3 |
Состояние 3 канала DMA1 |
|
4 |
Состояние 4 канала DMA1,2 |
|
5 |
Состояние 5 |
канала DMA1,2 |
6 |
Состояние 6 |
канала DMA1 |
7 |
Состояние 7 |
канала DMA1 |
8 |
Состояние 8 |
канала DMA1,3 |
9Состояние 9 канала DMA1,3
10Состояние цепочки операций 0 канала DMA3
11Состояние цепочки операций 1 канала DMA3
12Состояние цепочки операций 2 канала DMA3
13Состояние цепочки операций 3 канала DMA3
14Состояние цепочки операций 4 канала DMA2,3
15Состояние цепочки операций 5 канала DMA2,3
16Состояние цепочки операций 6 канала DMA3
17Состояние цепочки операций 7 канала DMA3
18Состояние цепочки операций 8 канала DMA3
19Состояние цепочки операций 9 канала DMA3 20 31 Зарезервированы
1.Состояние канала: 1(активен)=передача данных или ожидание передачи текущего блока, нет передачи ТСВ. 0 (неактивен)=DMA запрещен, передача выполнена или идет
передача ТСВ.
2.Не истинны в ADSP 21061.
3.Состояние цепочки операций канала: 1=передача ТСВ или ожидание передачи ТСВ. 0=запрещена цепочка операций или нет передачи ТСВ.
Замечание 1: Состояние ведущего ADSP&2106x не может измениться во время DMA
через внешний порт, пока передача через внешний порт не выполнится полностью (т.е. буферы ЕРВх станут пустыми).
Замечание 2: В режиме «вставка цепочки» (DEN=0, CHEN=1) бит состояние цепочки
операций канала никогда не установится в 1. Поэтому сначала проверьте бит состояния канала для определения готовности канала к тому, чтобы ваша программа могла перезаписать указатель цепочки (регистр СРх).
643
EРегистры
управления/состояния
644
Регистры Е управления/состояния
1.Состояние канала:
1(активен)=передача данных или ожидание передачи текущего блока, нет передачи ТСВ.
0 (неактивен)=DMA запрещен, передача выполнена или идет передача ТСВ.
2.Состояние цепочки операций канала: 1=передача ТСВ или ожидание передачи ТСВ. 0=запрещена цепочка операций.
3.Состояние ведущего ADSP 2106x не может измениться во время DMA через внешний порт, пока передача через внешний порт не выполнится полностью (т.е. буферы ЕРВх станут пустыми).
4.В режиме «вставка цепочки» (DEN=0, CHEN=1) бит состояние цепочки операций канала никогда не установится в 1. Поэтому сначала проверьте бит состояния канала для определения готовности канала к тому, чтобы ваша программа могла перезаписать указатель цепочки (регистр СРх).
5.В ADSP 21061 биты 4, 5, 8, 9, 14, 15, 18 и 19 регистра DMASTAT для каналов 4, 5, 8 и 9 не истинны.
Е.14. Регистр управления буферами линк-портов (LCTL)
Регистр LCTL содержит биты управления для каждого буфера линк портов (LBUF0–LBUF5). (Этих регистров нет в ADSP 21061.) LCTL отображается в карте памяти по адресу 0х00С6. После сброса LCTL очищен (инициализируется значением 0х0000 0000).
Биты |
Имя |
Определение |
0 3 |
* |
Биты управления буфером 0 линк портов |
4 7 |
* |
Биты управления буфером 1 линк портов |
8 11 |
* |
Биты управления буфером 2 линк портов |
12 15 |
* |
Биты управления буфером 3 линк портов |
16 19 |
* |
Биты управления буфером 4 линк портов |
20 23 |
* |
Биты управления буфером 5 линк портов |
24 |
LEXT0 |
Расширенный размер слова |
25 |
LEXT1 |
Расширенный размер слова |
26 |
LEXT2 |
Расширенный размер слова |
27 |
LEXT3 |
Расширенный размер слова |
28 |
LEXT4 |
Расширенный размер слова |
29 |
LEXT5 |
Расширенный размер слова |
30 31 |
|
Зарезервированы |
*Каждая четырех группа из 4 бит содержит следующие биты управления для каждого буфера линк портов (х=0, 1, 2, 3, 4, 5):
645
E Регистры управления/состояния
Биты |
Имя |
Описание |
||
0+4х |
LxEN |
Активизация LBUFx |
||
1+4х LxDEN Разрешение DMA через LBUFx |
||||
2+4х |
LxCHEN |
Разрешение цепочки операций DMA через LBUFx |
||
3+4х |
LxTRAN |
Направление LBUFx: 1=передача, 0=прием |
||
LxEN |
|
Активизация буфера линк&портов (Link Buffer Enable). |
||
|
|
Активизирует и блокирует буферы линк портов. Когда буфер |
||
|
|
блокируется (LxEN переключается из высокого уровня в низкий), |
||
|
|
биты LxSTAT и LRERR обнуляются. При блокировке буфера |
||
|
|
назначенный ему линк порт прекращает прием (вывод сигнала |
||
|
|
LxACK) или передачу (вывод сигнала LxCLK). Для сброса |
||
|
|
сигналов LxACK и LxCLK в низкий уровень активизируйте |
||
|
|
использование «подтягивающего» к земле резистора в регистре |
||
|
|
LCOM. |
|
|
LxDEN |
|
Разрешение DMA через буфер линк&портов (Link Buffer DMA |
||
|
|
Enable). Активизирует соответствующий канал DMA. |
||
LxCHEN |
Разрешение цепочки операций DMA через буфер линк&портов |
|||
|
|
(Link Buffer DMA Chaining Enable). Разрешает цепочку операций |
||
|
|
DMA для этого канала. |
||
LxTRAN |
Выбор между передачей/приемом линк&порта (Link Port Transmit/ |
|||
|
|
Receive Select). Выбор направления передачи данных для буфера |
||
|
|
линк портов, линк порта и канала DMA: |
||
|
|
0 – прием данных, 1 – передача данных. |
||
LEXTx |
|
Расширенный размер слова (Extended Word Size). Определяет |
||
|
|
размер слова для каждого буфера линк портов: |
||
LEXTx=1 определяет передачу 48 разрядных слов в буфер «х» линк портов
LEXTx=0 определяет передачу 32 разрядных слов в буфер «х» линк портов
Биты LEXTx отменяют установку разрядности слова памяти битами IMDW в SYSCON. Если LEXTx=1, передаваемые данные будут считываться из памяти как 48 разрядные слова, независимо от установки IMDW.
646
Регистры Е управления/состояния
Все биты управления и состояния считаются активными, если равны 1 (если другой вариант не оговаривается специально). Указаны значения битов по умолчанию после сброса; если значение не указано, то состояние бита после сброса не определено или зависит от сигналов на процессорных входах. Зарезервированные биты показаны серым цветом. В них всегда должны
записываться нули.
Регистров DMAC8 и DMAC9 нет в ADSP 21061.
647
E Регистры управления/состояния
Е.15. Регистр общего управления линк-портами (LCOM)
Регистр LCOM содержит биты состояния, биты состояния упаковки и биты удвоения тактовой частоты для каждого буфера. LCOM отображается в карте памяти по адресу 0х00С. После сброса LCOM очищен (инициализируется значением 0х0000 0000). Все биты состояния только для чтения.
Биты |
Имя |
Определение |
0 1 |
L0STAT |
Состояние 0 буфера линк портов. 11=полный, 00=пустой, |
|
|
10=одно слово* |
2 3 |
L1STAT |
Состояние 1 буфера линк портов. 11=полный, 00=пустой, |
|
|
10=одно слово* |
4 5 |
L2STAT |
Состояние 2 буфера линк портов. 11=полный, 00=пустой, |
|
|
10=одно слово* |
6 7 |
L3STAT |
Состояние 3 буфера линк портов. 11=полный, 00=пустой, |
|
|
10=одно слово* |
8 9 |
L4STAT |
Состояние 4 буфера линк портов. 11=полный, 00=пустой, |
|
|
10=одно слово* |
10 11 |
L5STAT |
Состояние 5 буфера линк портов. 11=полный, 00=пустой, |
|
|
10=одно слово* |
12 |
LCLKX20 |
Передача данных на удвоенной тактовой частоте через 0 буфер |
|
|
линк портов |
13 |
LCLKX21 |
Передача данных на удвоенной тактовой частоте через 1 буфер |
|
|
линк портов |
14 |
LCLKX22 |
Передача данных на удвоенной тактовой частоте через 2 буфер |
|
|
линк портов |
15 |
LCLKX23 |
Передача данных на удвоенной тактовой частоте через 3 буфер |
|
|
линк портов |
16 |
LCLKX24 |
Передача данных на удвоенной тактовой частоте через 4 буфер |
|
|
линк портов |
17 |
LCLKX25 |
Передача данных на удвоенной тактовой частоте через 5 буфер |
|
|
линк портов |
18 |
L2DDMA** |
Разрешение режима 2 D DMA |
19 |
LPDRD** |
Отключение внутреннего «подтягивающего» к земле резистора |
|
|
для LxCLK и LxACK |
20 |
LMSP** |
Разрешение режима работы в многопроцессорной сети |
|
|
(устанавливается в 0 для нормальной работы) |
21 22 |
LPATHD** |
Задержка изменения LPATH в многопроцессорной сети: |
|
|
00=нет задержки, 01=1 дополнительный цикл, |
|
|
10=2 дополнительных цикла, 11=3 дополнительных цикла |
23 25 |
|
Зарезервированы |
26 |
LRERR0 |
Ошибка упаковки при приеме для буфера 0 линк портов: |
|
|
1=упаковка не завершена, 0=упаковка завершена |
27 |
LRERR1 |
Ошибка упаковки при приеме для буфера 1 линк портов: |
|
|
1=упаковка не завершена, 0=упаковка завершена |
28 |
LRERR2 |
Ошибка упаковки при приеме для буфера 2 линк портов: |
|
|
1=упаковка не завершена, 0=упаковка завершена |
648
Регистры Е управления/состояния
Все биты управления и состояния считаются активными, если равны 1 (если другой вариант не оговаривается специально). Указаны значения битов по умолчанию после сброса; если значение не указано, то состояние бита после сброса не определено или зависит от сигналов на процессорных входах. Зарезервированные биты показаны серым цветом. В них всегда должны
записываться нули.
649
E Регистры управления/состояния
29 |
LRERR3 |
Ошибка упаковки при приеме для буфера 3 линк портов: |
|
|
1=упаковка не завершена, 0=упаковка завершена |
30 |
LRERR4 |
Ошибка упаковки при приеме для буфера 4 линк портов: |
|
|
1=упаковка не завершена, 0=упаковка завершена |
31 |
LRERR5 |
Ошибка упаковки при приеме для буфера 5 линк портов: |
|
|
1=упаковка не завершена, 0=упаковка завершена |
*Код 01 не является истинным состоянием. **Общий для всех линк портов.
LxSTAT(0&1) |
Состояние буфера линк&портов (Link Buffer Status). При |
|
передаче эти биты указывают на наличие свободного места |
|
для данных в буфере. При приеме эти биты указывают на |
|
наличие новых (не считанных) данных, которые доступны в |
|
приемном буфере. LxSTAT(1)=1, если в буфере есть данные. |
|
LxSTAT(0)=0, если в буфере есть свободное место. Эти биты |
|
только для чтения. Они обнуляются при переходе LxEN из 1 в |
|
0. Они могут последовательно изменять состояние, когда |
|
буфер данных считывается или записывается. |
LCLKX2x |
Удвоение частоты тактовой синхронизации (2x Clock Rate). |
|
Определяет передачу данных через буферы линк портов на |
|
удвоенной тактовой частоте ADSP 2106x. Если LCLKX2x=0, |
|
передача происходит на тактовой частоте ADSP 2106x, прием |
|
– на тактовой частоте (вплоть до тактовой частоты) ADSP |
|
2106x. При установке LCLKX2x=1 прием происходит на более |
|
высокой, чем у ADSP 2106x частоте. |
L2DDMA |
Разрешение режима 2&D DMA (2 D DMA Enable). |
|
Устанавливает контроллер DMA в режим передачи по DMA |
|
двумерных массивов данных (2 D DMA); адреса памяти |
|
определены в адресных регистрах DMA. Только 0 5 каналы |
|
DMA поддерживают режим 2 D DMA. Буферы 4 и 5 линк |
|
портов не поддерживают режим 2 D DMA через 6 и 7 каналы |
|
DMA. |
LPDRD |
Отключение внутреннего «подтягивающего» к земле |
|
резистора (Disable Pulldown Resistors). Отключает |
|
«подтягивающие» к земле резисторы на сигнальных выводах |
|
линк портов, для которых не назначены буферы (или линк |
|
портов, у которых заблокированы назначенные им буферы). |
|
Эти резисторы номиналом 50 кОм подключены к сигнальным |
|
выводам LxACK, LxCLK и LxDAT3 0. Подключение этих |
650