Руководство пользователя по сигнальным процессорам Sharc

Регистры Е управления/состояния

631

E Регистры управления/состояния

Е.10. Регистр состояния системы (SYSTAT)

Регистр SYSTAT обеспечивает информацию о состоянии ADSP 2106x и многопроцессорной системы. SYSTAT отображается в карте внутренней памяти по адресу 0х0003. После сброса все биты регистра SYSTAT инициализируются нулями, за исключением IDC(2:0) и CRMB(2:0). IDC(2:0) принимает значения на выводах ID2 0 ADSP 2106x. CRMB(2:0) равен идентификатору (ID) текущего ведущего для ID>0. Для ID=0 CRBM=1.

632

Регистры Е управления/состояния

Все биты управления и состояния считаются активными, если равны 1 (если другой вариант не оговаривается специально). Указаны значения битов по умолчанию после сброса; если значение не указано, то состояние бита после сброса не определено или зависит от сигналов на процессорных входах. Зарезервированные биты показаны серым цветом. В них всегда должны записываться нули.

когда прямая запись выполнена. (Прямая запись, может быть задержана на несколько циклов, если цепочка операций DMA на подходе или происходит запрос DMA с более высоким приоритетом. Максимальная задержка – 12 циклов.)

1 = есть задержка прямой записи

0 = нет задержки прямой записи

633

E Регистры управления/состояния

00 = упаковка выполнена

01 = 1 этап всех режимов упаковки и распаковки.

10 = 2 этап упаковки/распаковки 16 в 48 или 32 в 48 бит

Е.11. Регистр управления состояниями ожидания внешней памяти (WAIT)

Регистр WAIT используется для задания числа состояний ожидания при доступе к внешней памяти. WAIT отображается в карте внутренней памяти по адресу 0х0002. После сброса процессора регистр WAIT инициализируется значением 0x21AD 6B5A, что конфигурирует ADSP 2106x следующим образом: 1) нет состояний простоя при пересечении границы страницы; 2) 6 внутренних состояний ожидания; 3) режим состояния ожидания: зависимость от запрограммированных состояний ожидания и внешних сигналов подтверждения для всех банков памяти и для небанковой памяти; 4) разрешено состояние ожидания для пространства памяти многопроцессорной системы.

634

E Регистры управления/состояния

Размер страницы DRAM

1004096 слов (4 К)

1018192 слова (8 К)

11016384 слова (16 К)

111332768 слов (32 К)

Цикл простоя шины (bus idle cycle) – неактивный цикл шины, который генерируется автоматически, чтобы избежать конфликтов между устройствами, управляющими шиной Устройство с длительным временем отключения управлением выхода должно разрешить генерацию цикла простоя шины, используя код числа состояний ожидания (001, 010, 011, 111).

Цикл удержания (hold time cycle) это неактивный цикл шины, автоматически генерируемый в конце чтения или записи для того, чтобы разрешить более длительное удержание сигналов адреса и данных. Адрес и данные остаются неизменными и выводятся еще один цикл после сброса стробов чтения или записи. Заметим, что если цикл простоя шины или цикл удержания запрограммированы, то они произойдут независимо от режима состояния ожидания. Например, режим состояния ожидания только с подтверждением ACK может иметь цикл удержания, запрограммированный для этого режима.

Е.12. Регистры управления DMA через внешний порт (DMAC6–DMAC9)

Регистры DMAC6, DMAC7, DMAC8 и DMAC9 в ADSP 21060 и ADSP 21062 используются для управления операциями DMA через внешний порт по каналам 6, 7, 8, 9. (В ADSP 21061 есть только DMAC6 и DMAC7.) Эти регистры

636

Регистры Е управления/состояния

отображаются в карте внутренней памяти по адресам 0х001С, 0х001D, 0х001Е и 0х001F, соответственно. После сброса DMAC7, DMAC8 и DMAC9 очищены (инициализируются значением 0х0000 0000). DMAC6 инициализируется в соответствии с используемым режимом начальной загрузки.

00 Запрещена цепочка операций, запрещен DMA.

01 Запрещена цепочка операций, разрешен DMA.

10 Режим вставки цепочки (разрешена цепочка операций, разрешен DMA, запрещена автоматическая цепочка операций).

11 Разрешена цепочка операций, разрешен DMA, разрешена автоматическая цепочка операций.

637

00 Упаковка выполнена 01 1 ый этап всех режимов упаковки или распаковки

102 ой этап режимов упаковки или распаковки 16®48 бит или 32→48 бит

11Зарезервирован

DTYPE Тип данных (Data Type). Определяет тип передаваемых данных; эта информация используется внутренней памятью для определения разрядности слова. Когда DTYPE=1 биты IMDW не учитываются и выполняется 48 разрядная (3 столбца) передача в память. При DTYPE=0 разрядность слова данных определяется битами IMDW в регистре SYSCON. Слово данных может быть 32 х или 40 разрядным.

PMODE Режим упаковки (Packing Mode). Определяет режим упаковки для буфера EPBx. При обращении хост процессора к буферам EPBx бит HPM регистра SYSCON должен быть установлен так, чтобы соответствовать разрядности внешней шины, определяемой PMODE.

01Упаковка 16 разрядных данных внешней шины в/из 32 разрядные данные внутренней шины.

10Упаковка 16 разрядных данных внешней шины в/из 48 разрядные данные внутренней шины.

11Упаковка 32 разрядных данных внешней шины в/из 32 разрядные данные внутренней шины.

MSWF Старшее слово первое при упаковке (Most Significant Word First). Определяет порядок упаковки слов для режимов упаковки 16→32

639

E Регистры управления/состояния

разряда и 16→48. MSWF игнорируется при упаковке 32→48 разрядов. Когда MSWF=1, выполняется упаковка «MSW первое» (старшее 16 разрядное слово первое). Когда MSWF=0, выполняется упаковка «LSW (младшее слово) первое».

Бит FLSH должен использоваться для очистки канала DMA, только когда канал не активен. Использование бита FLSH, когда канал активен, может привести к непредсказуемым результатам. Чтобы определить, активен канал или нет, может использоваться регистр DMASTAT. (Для определенного канала DMA бит состояния канал активен в DMASTAT будет установлен, если разрешен DMA и текущая последовательность DMA не завершена.)

Бит FLSH должен устанавливаться в 1 только в тот момент времени, когда бит DEN обнуляется или уже равен нулю. Не устанавливайте бит FLSH в 1 во время записи, которая устанавливает DEN в 1.

640