Руководство пользователя по сигнальным процессорам Sharc

Регистры Е управления/состояния

Е.1. Обзор

В этом приложении описываются биты регистров управления и состояния ADSP 2106x. Некоторые из регистров находятся в ядре процессора, они называются системными регистрами. Системными регистрами ядра процессора являются MODE1, MODE2, ASTAT, STKY, IRPTL, IMASK, IMASKP, USTAT1 и USTAT2.

Оставшиеся регистры управления находятся в устройстве ввода вывода (IOP – Input Output Processor). Они включают регистры SISCON и SYSTAT. Эти регистры отображаются в карте внутренней памяти ADSP 2106х.

*биты 28 31 MODE1 являются идентификатором процессора и версией кристалла х.х. **биты 19 22 ASTAT равны значениям входных сигналов на выводах FLAG0 3 после сброса.

выводы флага сконфигурированы после сброса как входы.

Таблица Е.1. Системные регистры (ядро процессора)

*биты 4 11 SYSTAT зависят от значений на входах ID2 0.

Таблица Е.2. Регистры IOP

601

E Регистры управления/состояния

Все биты управления и состояния считаются активными, если равны 1 (если другой вариант не оговаривается специально). Значения битов по умолчанию после сброса показаны в таблицах; если значение не указано, то состояние бита после сброса не определено или зависит от сигналов на процессорных входах. Зарезервированные биты показаны серым цветом. В них всегда должны записываться нули.

Е.2. Системные регистры

Список системных регистров ядра процессора приведен в табл. Е.1. Системные регистры являются подмножеством набора универсальных регистров. Их содержимое может изменяться путем записи из непосредственного поля в команде или загружаться из памяти данных и сохраняться в памяти, а также пересылаться в любой универсальный регистр или из него за один цикл.

Е.2.1. Время срабатывания и задержка считывания

Запись в любой системный регистр, кроме USTAT1 и USTAT2, имеет задержку в один цикл перед тем, как любое изменение вступит в силу. Эта задержка называется временем срабатывания (effect latency). Если за записью в системный регистр сразу следует считывание, то считывается всегда новое значение, исключением является IMASK, для обновления значения которого требуется дополнительный цикл. Эта задержка называется задержкой считывания (read latency).

Время срабатывания и задержка считывания для системных регистров ADSP 2106x приведены ниже. «0» означает, что запись вступает в силу в следующем после выполнения команды записи цикле, «1» означает задержку в один цикл.

602

Регистры Е управления/состояния

Е.2.2. Операции с битами системных регистров

Команды операции с битами системного регистра могут использоваться для установки, обнуления, изменения состояния или проверки определенных битов в системных регистрах. Непосредственное поле в команде операции с битом определяет обрабатываемый бит. Эти команды описаны в разделе «Группа IV. Прочие команды» в Приложении А.

Примеры:

BIT SET MODE2 0x00000070;

BIT TST ASTAT 0x00002000; {приводит к изменению флага BTF}

Хотя устройство сдвига и ALU способны обрабатывать биты, эти устройства работают только с регистрами регистрового файла. Команды операции с битами системного регистра устраняют потери времени на передачу содержимого системных регистров в регистровый файл и из него:

Е.2.2.1. Флаг проверки бита

При выполнении команд операции с битами системного регистра, такими как проверка и «исключающее ИЛИ» (XOR), результат записывается во флаг проверки бита (BTF – bit test flag, бит 18 в регистре ASTAT). Состояние бита BTF может использоваться в качестве условия в условных командах. После выполнения операции проверки BTF устанавливается, если все определенные биты в системном регистре установлены. После выполнения операции XOR BTF устанавливается, если все биты в системном регистре соответствуют определенной маске.

Е.2.3. Регистры определяемого пользователем состояния

Назначение двух 32 разрядных регистров состояния USTAT1 и USTAT2 может определяться пользователем. Биты в этих регистрах могут устанавливаться и проверяться с использованием команд операции с битами системного регистра.

603

E Регистры управления/состояния

Вы можете использовать эти регистры для задания программных флагов или временного хранения данных.

Е.3. Регистры IOP

Регистры IOP ADSP 2106x – это отдельный набор отображенных в карте памяти регистров управления и регистров данных. Регистры IOP используются для конфигурирования функций управления системой, таких как ввод вывод через последовательный порт, через линк порт и передачи по прямому доступу к памяти (DMA). Операции ввода вывода обрабатываются встроенным в кристалл IOP независимо от ядра процессора и незаметно для него. Регистры IOP программируются путем записи по соответствующему адресу памяти. Они могут программироваться ядром ADSP 2106x или внешним устройством, например, хост процессором или другим ADSP 2106x. Символические имена регистров и отельных битов могут использоваться в программах ADSP 2106x. Определения #define для этих символов содержатся в файле def21060.h, который находится в директории INCLUDE программного обеспечения процессоров серии ADSP 21000. Файл def21060.h приведен в конце этого приложения.

Е.3.1. Резюме регистров IOP

Список регистров IOP, используемых для управления процессором и системой, операциями линк порта и последовательного порта, передачами по DMA приводится в табл.Е.3, Е.4, Е.5 и Е.6. В табл. Е.7 указываются отображенный в карте памяти адрес, функциональная группа и значение инициализации после сброса для каждого регистра IOP. Отображенные в карте памяти регистры IOP могут быть доступны для любого внешнего устройства, которое является ведущим (другой ADSP 2106x или хост процессор). Это позволяет внешнему устройству инициализировать передачу по DMA к внутренней памяти ADSP 2106x без вмешательства процессора. Если ядро процессора ADSP 2106x и внешний ведущий пытаются обратиться к одной группе регистров IOP в одно и то же время, то возникает конфликт. В этом случае применяется следующее правило:

Если ядро процессора ADSP 2106x и внешний ведущий пытаются одновременно обратиться к одной группе регистров IOP, то внешнее устройство всегда имеет приоритет. Ядро процессора ADSP 2106x будет находиться в состоянии ожидания, пока внешнее устройство не закончит операцию.

В табл. Е.7 приведены различные группы регистров IOP.

604

Регистры Е управления/состояния

605

E Регистры управления/состояния

II4, IM4, C4, CP4

GP4, DB4, DA4 16 18 Регистры параметров 4 канала DMA (буфер 2 линк портов)1,5

II5, IM5, C5, CP5

GP5, DB5, DA5 16 18 Регистры параметров 5 канала DMA (буфер 3 линк портов)1,5

II6, IM6, C6, CP6

GP6, EI6, EM6, EC616 32 Регистры параметров 6 канала DMA (буфер 0 внешнего порта или буфер 4 линк портов)1,2

II7, IM7, C7, CP7

GP7, EI7, EM7, EC716 32 Регистры параметров 7 канала DMA (буфер 1 внешнего порта или буфер 5 линк портов)1,2

II8, IM8, C8, CP8

GP8, EI8, EM8, EC816 32 Регистры параметров 8 канала DMA (буфер 2 внешнего порта)3

II9, IM9, C9, CP9

GP9, EI9, EM9, EC916 32 Регистры параметров 9 канала DMA (буфер 3 внешнего порта)3

1Регистров управления, параметров и буферных регистров, связанных с линк портами,

нет в ADSP 21061.

4Содержимое регистров IM0, IM1, IM2 и IM3 зафиксировано в 1 в ADSP 21061.

5Регистров DBx и DAx нет в ADSP 21061, потому что в нем нет 2 D DMA.

Таблица Е.4. Регистры IOP (DMA)

Таблица Е.5. Регистры IOP (линк-порты)

Замечание: Регистров IOP, которые относятся к линк портам, нет в ADSP 21061.

606

Регистры Е управления/состояния

Таблица Е.5. Регистры IOP (последовательные порты)

Е.3.2. Ограничения при обращении к регистрам IOP

Из за того, что регистры IOP отображаются в карте памяти, в них не могут записываться данные, приходящие прямо из памяти. Запись или чтение этих регистров должны выполняться с использованием регистров ядра ADSP 2106x,

607

E Регистры управления/состояния

обычно одного из регистров общего назначения в регистровом файле (R15 R0). Регистры IOP также могут записываться или считываться внешним устройством (другим ADSP 2106x и/или хост процессором).

Для передач по DMA могут использоваться только те регистры IOP, которые являются буферами DMA. При выполнении передач по DMA буферные регистры записываются и считываются во внутреннюю память по шине данных I/O. Эти передачи управляются контроллером DMA ADSP 2106x; однако, адреса не генерируются по шине адреса I/O. В ADSP 21060 и ADSP 21062 буферными регистрами DMA являются ЕРВ0 ЕРВ3 (буферы данных внешнего порта), LBUF0 LBUF5 (буферы данных линк портов) и TX0, RX0, TX1, RX1 (буферы данных последовательных портов). В ADSP 21061 буферными регистрами DMA являются ЕРВ0, ЕРВ1, TX0, RX0, TX1 и RX1.

Е.3.3. Конкуренция при обращении к группе регистров IOP

ADSP 2106х имеет четыре отдельных шины на кристалле, по которым можно независимо обращаться к отображенным в карте памяти регистрам IOP: шина памяти программы (РМ), шина памяти данных (DM), шина ввода вывода (I/O) и шина внешнего порта. Шина внешнего порта соединяет внешнюю шину DATA47 0 со всеми внутренними шинами. Шина I/O соединяет буферы данных внешнего порта с памятью и с внутренним устройством I/O. По шине I/O в буферные регистры IOP и из них пересылаются данные, которые будут передаваться по DMA.

Регистры IOP могут считываться или записываться по любой из этих шин в любое время. Когда к одной и той же группе регистров IOP выполняется доступ по нескольким шинам, то происходит конкуренция обращений (см. табл. Е.7). Существует одно исключение: по шине I/O и шине внешнего порта можно одновременно обращаться к группе регистров DB (буфер DMA), что позволяет выполнять передачи по DMA во внутреннюю память с полной скоростью.

Конфликты при обращении к группе регистров IOP решаются на основании схемы фиксированных приоритетов:

Доступ к регистрам IOP по шине с высшим приоритетом выполняется в первую очередь, а любое обращение с более низким приоритетом будет задерживаться

608

Регистры Е управления/состояния

(дополнительные циклы будут генерироваться ядром процессора и/или IOP). Если сигнал предоставления DMA был выдан для доступа по шине I/O, то этот доступ будет выполнен до того, как будет разрешен доступ по любой другой шине.

Буферы данных DMA внешнего порта (EPB0 EPB3) состоят из 6 ячеек, образующих FIFO. Ввод данных в буферы может происходить одновременно с выводом. Шина внешнего порта имеет свой собственный независимый доступ к этим буферам. Если по шине PM, шине DM и/или шине I/O выполняется обращение к этим буферам данных одновременно, то происходит конкуренция обращений. В этом случае обращение по шине I/O выполнится первым. Последующие обращения по шине I/O будут задержаны до тех пор, пока не будут выполнены обращения по шинам РМ и/или DM.

Е.3.4. Задержка записи в регистры IOP

Внутренняя запись в регистр IOP заканчивается в конце цикла, в котором она происходит. Поэтому новое значение регистра может быть считано в следующем цикле.

Однако не все записи оказывают влияние в следующем цикле. Изменение битов режима и управления оказывает влияние во втором цикле после выполнения записи. Исключением являются биты управления упаковкой внешнего порта и биты очистки буфера, запись в которые оказывает влияние в третьем цикле после ее завершения.

Обращения внешнего порта и ядра процессора к одной и той же группе регистров IOP могут вызывать конфликт. В этом случае обращение ядра будет задержано до тех пор, пока не будут выполнены все обращения внешнего порта.

609

E Регистры управления/состояния

610