3.2. Понятие Проекта
Под термином «проект» в рамках среды Quartus II Web Edition Software Version 4.2 понимается набор файлов, связанных с проектируемым модулем, в котором выделяются две группы файлов:
логические файлы, описывающие алгоритм работы устройства (Design Files);
вспомогательные файлы(Ancilary Files).
Проект может содержать один логический файл либо несколько логических файлов, образующих иерархическое описание проектируемого модуля. При иерархическом описании среди множества логических файлов различают:
файл верхнего уровня в иерархии описаний (Top-level Design File);
файлы нижних (одного или нескольких) уровней иерархии (Low-level Design files).
В файле верхнего уровня задается архитектура модуля, определяется набор модулей, входящих в его состав как компоненты, и их взаимосвязь. Описания этих модулей содержатся в логических файлах более низкого уровня иерархии. В их состав, в свою очередь, в виде компонентов также могут входить модули, описания которых приведены в логических файлах еще более низкого уровня иерархии, и т. д.
Имя проекта должно совпадать с именем модуля верхнего уровня в иерархии описаний, а, следовательно, и именем логического файла, в котором хранится его описание. Имена модулей нижних уровней иерархии, в свою очередь, должны совпадать с именами файлов, в которых они описаны.
Логический файл — это файл одного из следующих типов:
Block Diagram/Schematic File (стандартное расширение — bdf).
Файл содержит принципиальную электрическую схему, созданную в рамках пакета Quartus II Web Edition Software Version 4.2;
AHDL Text Design File (стандартное расширение — . tdf).
Файл содержит текстовое описание модуля на языке AlteraHDL.;
Waveform Design File (стандартное расширение — wdf).
Файл содержит временные диаграммы входных и выходных сигналов, созданные в рамках пакета MAX+plus II;
VHDL Design File (стандартное расширение — vdf).
Файл содержит текстовое описание модуля на языке VHDL;
Verilog Design File (стандартное расширение — . v).
Файл содержит текстовое описание модуля на языке Verilog HDL;
Orcad Schematic Files (стандартное расширение — . sch).
Файл содержит схему, созданную в рамках пакета ORCAD;
EDIF Input Files (стандартное расширение — . edf).
Файл содержит описание в формате EDIF 200 или 300;
Xilinx Netlist Format File (стандартное расширение — . xnf).
Файл содержит описание модуля, полученное в рамках пакета фирмы Xilinx.
Вспомогательные файлы хранят дополнительную информацию о проекте. Их имена совпадают с именем проекта.
Взаимодействие основных файлов проекта, используемых в среде Quartus II Web Edition Software Version 4.2 для описания поведения разрабатываемого устройства, поясняется рисунком 3.
Рис.3.
3.3. Ввод проекта
Основой для выполнения курсового проекта служит принципиальная электрическая схема цифрового автомата (автомата МУРА), разработанная студентом при выполнении курсовой работы по дисциплине «Схемотехника электронных средств». Доработке в рамках курсового проекта подлежит только цифровая часть устройства, включающая триггерную подсистему и комбинационно логическое устройство (КЛУ), формирующее сигналы управления триггерной подсистемой и выходные сигналы устройства.(Из схемы исключаются: источник питания, задающий генератор и схема установки в исходное состояние при включении устройства) Внешними входными сигналами для разрабатываемое устройства являются:
последовательность прямоугольных и импульсов, используемых для синхронизации работы цифрового автомата (сигнал CLK);
сигнал асинхронного сброса устройства (сигнал RESET). Активный уровень – сигнал логического нуля.
На выходе устройства формируется 14 разрядный код, обеспечивающий управление двумя семисегментными светодиодными индикаторами. Активный уровень выходного сигнала – логическая единица.