1.4.3 Организация приоритетных прерываний

Важность запросов прерывания различных источников, очевидно неодинакова. Технически несложно организовать реакцию центрального процессора на самый приоритетный запрос в случае, когда запросы от различных ПУ выставля­ются через схему логического ИЛИ на одну линию запроса прерывания (рис. 1.4.2).

При этом линия «Добро» на преры­вание, пропущенная через адаптер каждого ПУ, разрывается ключом ПУ, выдавшим запрос. Ответный сигнал процессора на запрос прерывания распространяется только до первого из одновременно запросивших прерывание адаптеров. Таким образом, это ближайшее к процессору устройство имеет высший приоритет и выставит на шину данных свой идентифицирующий код.

После начала обработки прерывания процессор автомати­чески переходит в режим «Запрещения прерывания». Если процессор приступил к обработке запроса от менее приоритетного ПУ₂ (рис.1.4.3,а), даже более важный запрос - от ПУ₂, пришедший позже, будет ожидать ее окончания. Такая система прерываний называется одноуровневой и обладает недостатком, заключающимся в задержке реакции на более приоритетное прерывание. Сделав дополнительные затраты на специальные аппаратные средства, можно обеспечить воз­можность каскадирования прерываний, т. е. «прерывание прерывания». Такая система называется многоуровневой (рис.1.4.3,б) и опирается на работу так называемого блока приоритетных прерываний (БПП). На рисунке 1.4.4 каждое из периферийных устройств связано с БПП индивидуальной линией запроса прерывания (так как число уровней прерывания ограничено, то на некоторых уровнях могут находиться несколько ПУ). Каждая из линий запроса подключена к соответст­вующему разряду регистра запросов прерываний, находяще­гося в БПП.

Кроме регистра запросов БПП содержит регистр текущего уровня приоритета процессора, точнее, про­граммы, выполняемой процессором. Если один из пришедших запросов имеет приоритет выше текущего, БПП вырабаты­вает запрос прерывания процессора. В этом случае БПП выступает по отношению к процессору как единственное ПУ. В случае вы­полнения текущей программы с более высоким приоритетом запрос будет ожидать окончания ее обработки, если не будет отменен соответствующим ПУ.

1.4.4 Контроллерный обмен

Рассмотрим несколько подробнее один из способов орга­низации прямого доступа к памяти, а именно, обмен с «за­хватом цикла». Рисунок 11 демонстрирует принципиальное различие алгоритмов программно-управляемого и контроллерного обменов. Связь процессора шинами адреса, данных и управления в режиме прямого доступа прерывается на время одного машинного цикла. За это время контроллер ПДП передает слово данных между ОЗУ и ПУ, захватывая шинные ресурсы.

Перейдя в режим предоставления прямого доступа, процессор продолжает выполнять машинные циклы команд текущей программы М_i. Однако на время передачи данных выполнение программы замедляется. Контроллерный обмен требует использования более сложных, чем адаптеры, контроллеров ПУ, обладающих свойствами процессора по управлению шинами. Однако для обслуживания таких быстродействующих ПУ, как дисководы, подобные затраты оправданы. Ведь по сравнению с программно-управляемыми методами процессор непосредственно не управляет обменом, не тратит время на запоминание текущего состояния в стеке, ожидания готовности ПУ и т.п. Переход в режим ПДП организуется аналогично обработке запроса прерывания (см. рис. 1.4.1).