- •1.Кодирование логической и двоичной информации электрическими сигналами.
- •2. Потенциальная система кодирования, положительная и отрицательная логика .
- •3. Реализация ф–ии “и” на диодах.
- •4. Реализация ф–ии “или” на диодах.
- •5. Реализация ф–ии “не” на диодах.
- •6. Ттл элемент, схема, работа.
- •Переходная характеристика ттл элемента.
- •8. Ттл элемент, выходные характеристики.
- •9. Разновидности схем логических элементов.
- •10. Соединение логических элементов.
- •11. Соединение логических элементов и пассивных радиокомпонентов.
- •12. Асинхронный rs триггер.
- •13. Синхронный rs триггер.
- •14. D триггер-защёлка.
- •15. D триггер с динамической блокировкой входов.
- •16. Универсальный jk триггер.
- •17. Счётный триггер.
- •18. Счётчики, общие положения.
- •19. Двоичные счётчики.
- •20. Недвоичные счётчики.
- •21. Счётчики с параллельным переносом.
- •22. Параллельные регистры.
- •23. Сдвиговые регистры.
- •24. Реверсивные регистры.
- •25. Линейные дешифраторы.
- •26. Матричные дешифраторы.
- •27. Пирамидальный дешифратор.
- •28. Мультиплексор.
- •29. Реализация логических функций на мультиплексоре.
- •30. Одноразрядный сумматор.
- •31. Последовательный многоразрядный сумматор.
- •32. Параллельный многоразрядный сумматор.
- •34. Ттл элемент памяти.
- •36. Запоминающий элемент пзу.
- •37. Запоминающий элемент динамической памяти.
- •38. Организация бис зу.
- •39. Структурная схема бис зу.
- •40. Модуль памяти статического озу.
- •41. Триггер Шмитта.
- •42. Мультивибратор.
- •43 Формирователь импульсов.
- •44. Одновибратор.
- •45. Индикация состояния выхода логического элемента .
- •46. Статическая индикация.
- •47. Определение интервала времени по заданным уровням в цепях первого порядка .
- •49. Цап на суммировании токов.
- •50. Цап на резистивной матрице r-2r.
- •51. Ацп ─ общие принципы построения, погрешности.
- •52. Параллельный ацп.
- •53. Ацп последовательного приближения.
- •54. Ацп двойного интегрирования.
38. Организация бис зу.
Понятие “организация БИС ЗУ” обычно подразумевает:
─ связь между емкостью запоминающего устройства, разрядностью хранимого слова и количеством запоминаемых слов; ─ структурная и схемотехническая организация интегральной микросхемы запоминающего устройства.
Рассмотрим сначала первое понятие. Одной из важнейших характеристик микросхемы памяти является объём запоминаемой информации, который обычно задается в битах. Например: объём памяти микросхемы ─ 2048 бит. Данная характеристика дает только общее представление об объеме микросхемы. Но при этом объеме возможна различная организация:
- 2048 слов разрядностью 1 бит;
- 1024 слова разрядностью 2 бита;
- 512 слов разрядностью 4 бита;
- 256 слов разрядностью 8 бит.
В зависимости от разрядности данных (слова информации) у микросхемы будет определенное количество входов и выходов данных, количество запоминаемых слов определяет разрядность адресной шины. С другой стороны эти же характеристики микросхемы памяти однозначно связаны с ее структурной схемой.
39. Структурная схема бис зу.
Схема состоит из следующих основных устройств: матрица запоминающих элементов; DC Ad ─ дешифратор адреса; УЗ ─ устройство записи; УУ ─ устройство управления; УС ─ устройство считывания.
Микросхема имеет входы: A0 - An ─ адрес обращения; WR/RD ─ сигнал управления записью/чтением; DI ─ вход данных (на этот вход подаются записываемые данные); CS ─ сигнал управления доступом к микросхеме ( этот сигнал характерен для статических микросхем памяти, для динамических микросхем используются сигналы RAS ─ стробирование регистра адреса строки и CAS ─ стробирование регистра адреса столбца). Имеется выход DO ─ выход данных (с этого выхода считывается выбранное слово).
40. Модуль памяти статического озу.
приведена схема статического оперативного запоминающего устройства на 2 килобайта, в соответствии с ранее поставленной задачей. Используемая микросхема памяти К537РУ10 имеет 11 адресных входов, два входа с обозначениями CS и OE, один вход управления записью WR/RD (низкий уровень активен для записи). Микросхема имеет двунаправленные выводы шины данных. Сигналы CS и OE , активные низким уровнем, предназначены, соответственно, для выбора микросхемы и разрешения выходов (управление третьим стабильным состоянием выходов).
Микросхема К555АП6 — двунаправленный шинный формирователь имеет двунаправленные выводы данных, сторона — А и сторона — В, вход — DIR — управление направлением передачи информации, если сигнал на этом входе имеет высокий уровень, то информация передается со стороны А на сторону В, вход G — управление выходом, если на этом входе сигнал высокого уровня, то выходы как со стороны А, так и со стороны В находятся в третьем стабильном состоянии. Это соответствует отключению модуля памяти от системной шины данных. На микросхемах К555ИД7 и переключателях SW1 и SW2 собрана схема дешифрации адресного пространства, которая позволяет расположить модуль памяти в любой части адресного пространства 16-ти разрядной шины адреса.
Разряды адресной шины А0 - А10 поданы на адресные входы микросхемы 537РУ10 для организации выбора слова, А11 - А13 поданы на входы первого дешифратора. Каждый выход первого дешифратора соответствует восьмой части адресного пространства, т.е. 8ми килобайтам. Разряды А14 и А15 поданы на входы второго дешифратора, а входы разрешения работы которого подключены через переключатель SW1 к одному из выходов первого дешифратора. Таким образом, когда первый дешифратор выбрал восемь килобайт, то два из них выбираются вторым дешифратором и переключателем SW2. Полученный сигнал подается на входы разрешения функционирования микросхемы памяти и шинный формирователь и разрешает работу схемы в конкретном адресном пространстве.
Управление записью/чтением микросхемы памяти и направлением передачи информации шинного формирователя осуществляется сигналом WR/RD, получаемым с шины управления.
Построение модуля ПЗУ отличается от рассмотренного только тем, что на него нужно подавать только управляющий сигнал RD (чтение).